| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 缩略词对照表 | 第13-15页 |
| 第1章 绪论 | 第15-25页 |
| 1.1 课题背景及研究意义 | 第15-17页 |
| 1.2 国内外研究现状 | 第17-22页 |
| 1.2.1 美国MARK系列接收机 | 第17-18页 |
| 1.2.2 欧洲ESA接收机方案 | 第18-19页 |
| 1.2.3 美国STRS标准平台 | 第19-20页 |
| 1.2.4 国内RSR接收机方案 | 第20-22页 |
| 1.3 研究内容与结构安排 | 第22-25页 |
| 第2章 扩展的RSR-ARM接收机系统概述 | 第25-33页 |
| 2.1 系统需求分析 | 第25页 |
| 2.2 系统设计硬件平台基础 | 第25-30页 |
| 2.2.1 RSR-ARM系统架构 | 第25-26页 |
| 2.2.2 ADC信号采集模块 | 第26-28页 |
| 2.2.3 FPGA信号处理模块 | 第28-29页 |
| 2.2.4 ARM控制模块 | 第29-30页 |
| 2.3 具有四通道千兆以太网的扩展RSR-ARM系统方案 | 第30-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第3章 四通道千兆以太网通信模块设计 | 第33-55页 |
| 3.1 以太网技术简介 | 第33-34页 |
| 3.2 四通道千兆以太网通信模块物理层设计 | 第34-46页 |
| 3.2.1 四通道千兆以太网扩展模块需求分析 | 第34-37页 |
| 3.2.2 模块物理层结构设计 | 第37-40页 |
| 3.2.3 GMII接口电路连接 | 第40-41页 |
| 3.2.4 RGMII接口电路连接 | 第41-42页 |
| 3.2.5 光口端电路连接 | 第42-44页 |
| 3.2.6 电口端电路连接 | 第44页 |
| 3.2.7 状态显示模块设计 | 第44-45页 |
| 3.2.8 配置模块设计 | 第45-46页 |
| 3.2.9 电源模块设计 | 第46页 |
| 3.3 千兆以太网通信模块PCB设计 | 第46-49页 |
| 3.4 千兆以太网通信模块MAC层设计 | 第49-51页 |
| 3.5 千兆以太网通信模块调试 | 第51-53页 |
| 3.6 本章小结 | 第53-55页 |
| 第4章 系统高速数据处理部分设计 | 第55-71页 |
| 4.1 RSR-ARM信号处理流程概述 | 第55-56页 |
| 4.2 高速ADC数据接口模块 | 第56-58页 |
| 4.2.1 串并转换模块 | 第56页 |
| 4.2.2 可编程一致性调节模块 | 第56-58页 |
| 4.3 数据处理模块 | 第58-69页 |
| 4.3.1 高速分组下变频 | 第58-63页 |
| 4.3.2 多级降采样 | 第63-65页 |
| 4.3.3 数据包封装 | 第65-66页 |
| 4.3.4 数据帧封装 | 第66-67页 |
| 4.3.5 总线地址映射 | 第67-69页 |
| 4.4 本章小结 | 第69-71页 |
| 第5章 系统软件部分及系统测试 | 第71-87页 |
| 5.1 控制软件系统架构 | 第71-72页 |
| 5.2 控制软件系统驱动层 | 第72-73页 |
| 5.3 控制软件系统服务层 | 第73-77页 |
| 5.3.1 Server程序模块 | 第73-76页 |
| 5.3.2 Web服务器端 | 第76-77页 |
| 5.4 控制软件系统客户层 | 第77-78页 |
| 5.5 上位机数据存储软件设计 | 第78-80页 |
| 5.6 系统测试 | 第80-86页 |
| 5.6.1 千兆以太网传输速度测试 | 第81-82页 |
| 5.6.2 不同传输介质下数据存储测试 | 第82-83页 |
| 5.6.3 不同介质无关接口下数据存储测试 | 第83-84页 |
| 5.6.4 双通道同步工作下系统测试 | 第84-85页 |
| 5.6.5 与已有设计的兼容性测试 | 第85-86页 |
| 5.7 本章小结 | 第86-87页 |
| 第6章 总结与展望 | 第87-89页 |
| 6.1 工作总结 | 第87-88页 |
| 6.2 工作展望 | 第88-89页 |
| 参考文献 | 第89-91页 |
| 致谢 | 第91-93页 |
| 附录 四通道千兆以太网通信模块电路图 | 第93-107页 |
| 攻读硕士学位期间发表的论文 | 第107页 |