基于高斯滤波成形的数字核谱仪研究
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 引言 | 第10-17页 |
| 1.1 研究意义及选题依据 | 第10-11页 |
| 1.2 数字核谱仪研究现状 | 第11-14页 |
| 1.3 论文的主要研究内容 | 第14-15页 |
| 1.4 论文章节安排 | 第15-16页 |
| 1.5 本章小结 | 第16-17页 |
| 第2章 高斯滤波成形算法研究 | 第17-31页 |
| 2.1 高斯滤波成形算法理论研究 | 第17-21页 |
| 2.1.1 高斯滤波成形理论 | 第17-21页 |
| 2.2 高斯滤波成形稳定性分析 | 第21-30页 |
| 2.2.1 弹道亏损影响因素分析 | 第22-24页 |
| 2.2.2 时间参数τ_0波动影响因素分析 | 第24-26页 |
| 2.2.3 基线漂移影响因素分析 | 第26-28页 |
| 2.2.4 实测结果分析 | 第28-30页 |
| 2.3 本章小结 | 第30-31页 |
| 第3章 系统硬件设计 | 第31-42页 |
| 3.1 系统硬件原理图 | 第31-34页 |
| 3.1.1 信号调理电路 | 第32-33页 |
| 3.1.2 信号调理电路设计 | 第33页 |
| 3.1.3 高斯滤波模块 | 第33-34页 |
| 3.1.4 多道脉冲分析模块 | 第34页 |
| 3.1.5 串口通信 | 第34页 |
| 3.2 基于FPGA高斯滤波成形实时处理 | 第34-41页 |
| 3.2.1 FPGA现场可编程逻辑 | 第34-35页 |
| 3.2.2 FPGA硬件优势 | 第35页 |
| 3.2.3 实时处理逻辑单元设计 | 第35-41页 |
| 3.3 本章小结 | 第41-42页 |
| 第4章 系统软件设计 | 第42-49页 |
| 4.1 系统软件流程设计 | 第42-43页 |
| 4.2 NiosⅡ嵌入式处理器 | 第43-45页 |
| 4.2.1 NiosⅡ嵌入式处理器介绍 | 第43页 |
| 4.2.2 NiosⅡ嵌入式处理器性能 | 第43-44页 |
| 4.2.3 FPGA内嵌CPU的设计 | 第44-45页 |
| 4.3 软核CPU设计关键程序 | 第45-48页 |
| 4.3.1 A/D脉冲信号转换 | 第45-46页 |
| 4.3.2 多道脉冲缓冲 | 第46-47页 |
| 4.3.3 串口与上位机通信 | 第47-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第5章 性能测试 | 第49-55页 |
| 5.1 数字核谱仪系统信噪比测试 | 第49页 |
| 5.2 能量线性和能量分辨率测试 | 第49-51页 |
| 5.2.1 能量线性与分辨率测试方案 | 第49-50页 |
| 5.2.2 能量线性与分辨率测试结果 | 第50-51页 |
| 5.3 能谱性能和稳定性测试 | 第51-54页 |
| 5.3.1 稳谱性能与稳定性测试方案 | 第52页 |
| 5.3.2 稳谱性能与稳定性测试结果 | 第52-54页 |
| 5.4 本章小结 | 第54-55页 |
| 结论 | 第55-57页 |
| 致谢 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 攻读硕士学位期间取得学术成果 | 第61页 |
