GPU平台下LDPC码并行译码方法研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 数字通信系统简介 | 第14-15页 |
| 1.2 典型信道模型 | 第15-17页 |
| 1.2.1 BSC信道 | 第15-16页 |
| 1.2.2 BEC信道 | 第16页 |
| 1.2.3 AWGN信道 | 第16-17页 |
| 1.3 信道编码理论的起源和发展 | 第17-20页 |
| 1.3.1 通信系统中常见的纠错码方案 | 第17-18页 |
| 1.3.2 典型纠错码及其发展历史 | 第18页 |
| 1.3.3 LDPC译码的发展历程 | 第18-20页 |
| 1.4 本文研究意义 | 第20页 |
| 1.5 本文主要研究工作和内容安排 | 第20-22页 |
| 第二章 基于GPU的CUDA编程 | 第22-40页 |
| 2.1 GPU以及基于GPU的CUDA编程概述 | 第22-24页 |
| 2.2 CUDA编程模型 | 第24-29页 |
| 2.2.1 主机host与设备device概述 | 第24-26页 |
| 2.2.2 CUDA内部的映射结构 | 第26-27页 |
| 2.2.3 CUDA中的多线程模型 | 第27-29页 |
| 2.3 CUDA硬件系统 | 第29-31页 |
| 2.3.1 NVIDIA显卡简介 | 第29-30页 |
| 2.3.2 CUDA数据与指令的加载 | 第30-31页 |
| 2.4 CUDA存储模型 | 第31-36页 |
| 2.4.1 存储器概述 | 第31-34页 |
| 2.4.2 内部通信方式 | 第34-35页 |
| 2.4.3 异步并行执行方式 | 第35-36页 |
| 2.5 CUDA程序的优化 | 第36-39页 |
| 2.5.1 grid与block维度设计 | 第36-37页 |
| 2.5.2 存储器优化 | 第37-38页 |
| 2.5.3 其他优化 | 第38-39页 |
| 2.6 本章小结 | 第39-40页 |
| 第三章 并行化SP译码算法 | 第40-58页 |
| 3.1 SP译码算法 | 第40-43页 |
| 3.2 SP译码算法的实现 | 第43-45页 |
| 3.3 并行化SP译码算法 | 第45-53页 |
| 3.3.1 SP译码算法并行化实现的设计方案 | 第45-47页 |
| 3.3.2 并行化SP译码算法的实现 | 第47-53页 |
| 3.4 并行化SP译码算法的仿真结果与分析 | 第53-56页 |
| 3.4.1 并行与串行化译码结果对比 | 第53-56页 |
| 3.4.2 并行化结果的优化 | 第56页 |
| 3.5 本章小结 | 第56-58页 |
| 第四章 并行化MS译码与NMS译码 | 第58-68页 |
| 4.1 MS、NMS译码算法 | 第58-61页 |
| 4.1.1 MS译码算法 | 第58-60页 |
| 4.1.2 NMS译码算法 | 第60-61页 |
| 4.2 并行化MS与NMS译码算法 | 第61-62页 |
| 4.3 并行化MS译码、NMS译码的结果与分析 | 第62-66页 |
| 4.4 本章小结 | 第66-68页 |
| 结束语 | 第68-70页 |
| 参考文献 | 第70-74页 |
| 致谢 | 第74-76页 |
| 作者简介 | 第76-77页 |
