基于AP-SOC的动态可重构系统设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 研究背景及意义 | 第12页 |
| 1.2 国内外发展现状 | 第12-16页 |
| 1.3 研究目标与研究内容 | 第16页 |
| 1.4 论文结构安排 | 第16-18页 |
| 第二章 系统需求分析与方案设计 | 第18-32页 |
| 2.1 动态可重构技术研究 | 第18-24页 |
| 2.1.1 FPGA重构技术基础 | 第18-20页 |
| 2.1.2 FPGA硬件结构 | 第20-21页 |
| 2.1.3 FPGA可重构实现方法 | 第21-24页 |
| 2.2 动态可重构系统需求分析 | 第24-27页 |
| 2.2.1 基础硬件需求 | 第24页 |
| 2.2.2 片内嵌入式系统需求 | 第24-25页 |
| 2.2.3 数据传输与存储功能需求 | 第25-26页 |
| 2.2.4 重构控制器功能需求 | 第26-27页 |
| 2.3 动态可重构系统方案设计 | 第27-31页 |
| 2.3.1 动态重构系统总体任务方案设计 | 第27-28页 |
| 2.3.2 硬件电路方案设计 | 第28-29页 |
| 2.3.3 片内系统方案设计 | 第29-30页 |
| 2.3.4 系统功能分层设计 | 第30-31页 |
| 2.4 基于AP-SOC的可重构系统性能指标 | 第31页 |
| 2.5 本章小结 | 第31-32页 |
| 第三章 动态可重构系统硬件电路设计 | 第32-39页 |
| 3.1 AP-SOC芯片结构分析 | 第32-33页 |
| 3.1.1 处理器子系统 | 第32-33页 |
| 3.1.2 可编程逻辑子系统 | 第33页 |
| 3.2 系统启动硬件电路 | 第33-34页 |
| 3.3 千兆以太网接口电路 | 第34-36页 |
| 3.4 重构配置接口电路 | 第36页 |
| 3.5 数据存储读写电路 | 第36-37页 |
| 3.6 辅助外设接口电路 | 第37-38页 |
| 3.7 本章小结 | 第38-39页 |
| 第四章 动态可重构功能设计与实现 | 第39-72页 |
| 4.1 动态重构中的软硬件交互 | 第39-46页 |
| 4.1.1 Zynq中的软硬件系统 | 第39-41页 |
| 4.1.2 软硬件交互接口设计 | 第41-42页 |
| 4.1.3 软硬件交互IP-core实现 | 第42-46页 |
| 4.2 动态重构中的数据传输 | 第46-58页 |
| 4.2.1 以太网数据传输 | 第46-49页 |
| 4.2.2 片内DMA传输机制 | 第49-53页 |
| 4.2.3 DMA接口驱动 | 第53-58页 |
| 4.3 动态重构中的时序控制 | 第58-65页 |
| 4.3.1 时序控制器逻辑设计 | 第58-59页 |
| 4.3.2 时序控制器模块实现 | 第59-63页 |
| 4.3.3 重构进程控制软件 | 第63-65页 |
| 4.4 动态重构系统启动与配置 | 第65-71页 |
| 4.4.1 Zynq启动流程设计 | 第66-67页 |
| 4.4.2 生成启动文件 | 第67-68页 |
| 4.4.3 重构配置文件分析 | 第68-71页 |
| 4.5 本章小结 | 第71-72页 |
| 第五章 系统测试与结果分析 | 第72-86页 |
| 5.1 系统测试方案 | 第72-75页 |
| 5.1.1 AP-SOC系统测试方案 | 第73-74页 |
| 5.1.2 动态重构性能测试方案 | 第74-75页 |
| 5.2 测试平台搭建 | 第75-76页 |
| 5.3 系统测试结果 | 第76-85页 |
| 5.3.1 系统启动测试 | 第76-79页 |
| 5.3.2 以太网传输测试 | 第79-80页 |
| 5.3.3 DMA功能测试 | 第80-82页 |
| 5.3.4 重构功能测试 | 第82-85页 |
| 5.4 本章小结 | 第85-86页 |
| 第六章 总结与展望 | 第86-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-91页 |
