| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-13页 |
| ·网络处理器概述 | 第9-10页 |
| ·课题的研究背景及其意义 | 第10-11页 |
| ·论文的内容和工作重点 | 第11-13页 |
| 第二章 高速数据交换总线的设计背景及设计要求 | 第13-27页 |
| ·协议分层和数据的收发原理 | 第13-17页 |
| ·网络协议的分层 | 第13-15页 |
| ·基于TCP/IP 的数据收发原理 | 第15-17页 |
| ·数据交换总线的工作环境 | 第17-24页 |
| ·多核包处理单元的工作原理 | 第17-21页 |
| ·基于StrongARM 的系统初始化 | 第21页 |
| ·基于Intel IXF MAC 的端口就绪轮询和数据交换机制 | 第21-24页 |
| ·数据交换总线的设计要求 | 第24-25页 |
| ·本章小结 | 第25-27页 |
| 第三章 高速数据交换总线设计的技术要点 | 第27-41页 |
| ·共享存储及其解决方案 | 第28-32页 |
| ·SRAM 传输寄存器的时分复用访问机制 | 第28-30页 |
| ·多核共享数据缓冲FIFO 及其访问机制 | 第30-31页 |
| ·SCRATCH 多核共享暂存器 | 第31-32页 |
| ·数据交换总线的参考指令 | 第32-35页 |
| ·高效的直接存储器访问DMA | 第35-37页 |
| ·数据交换总线并行结构和任务优先级排序 | 第37-38页 |
| ·数据交换总线的并行结构 | 第37-38页 |
| ·数据交换总线的任务优先级排序 | 第38页 |
| ·本章小结 | 第38-41页 |
| 第四章 高速数据交换总线的设计与实现 | 第41-63页 |
| ·总线结构设计与模块的划分 | 第41-42页 |
| ·参考指令队列解码模块设计 | 第42-43页 |
| ·请求和命令队列的设计 | 第43-46页 |
| ·包处理单元指令队列 | 第43-44页 |
| ·SDRAM 传输请求队列 | 第44页 |
| ·StrongARM 命令队列 | 第44-45页 |
| ·数据返回请求队列 | 第45-46页 |
| ·Push 引擎模块设计 | 第46-51页 |
| ·Pull 引擎模块设计 | 第51-58页 |
| ·共享存储模块设计 | 第58-59页 |
| ·RxFIFO 单元和TxFIFO 单元 | 第58-59页 |
| ·Scratchpad 存储器 | 第59页 |
| ·CSR 控制状态寄存器 | 第59-61页 |
| ·本章小结 | 第61-63页 |
| 第五章 高速数据交换总线的验证 | 第63-81页 |
| ·数据交换总线的功能验证 | 第63-74页 |
| ·基于总线功能模型的验证技术 | 第63-64页 |
| ·高速数据交换总线的验证方案 | 第64-69页 |
| ·数据交换总线的功能验证结果和分析 | 第69-74页 |
| ·数据交换总线的逻辑综合与FPGA 验证 | 第74-79页 |
| ·数据交换总线的逻辑综合 | 第74-75页 |
| ·数据交换总线的FPGA 验证方案 | 第75-77页 |
| ·FPGA 验证结果及分析 | 第77-79页 |
| ·数据交换总线的性能评估 | 第79-80页 |
| ·本章小结 | 第80-81页 |
| 第六章 结束语 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 研究成果 | 第86-87页 |