| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章绪论 | 第7-19页 |
| ·ADCP的作用及其发展动态 | 第7-9页 |
| ·ADCP的作用 | 第7页 |
| ·ADCP 的发展动态 | 第7-9页 |
| ·ADCP的结构及理论基础 | 第9-10页 |
| ·数字 ADCP信号处理平台 | 第10-12页 |
| ·数字信号处理平台与传统ADCP 的区别 | 第10-11页 |
| ·数字ADCP总体功能模块划分 | 第11-12页 |
| ·原系统中央处理模块设计 | 第12-17页 |
| ·DSP 的选择及其性能 | 第13-14页 |
| ·DSP外部存储器的选择 | 第14-15页 |
| ·双端口RAM的选择 | 第15-16页 |
| ·FIFO的选择及其性能 | 第16-17页 |
| ·课题的主要工作 | 第17-19页 |
| 第二章中央处理模块的改进设计 | 第19-40页 |
| ·原平台中的中央处理模块设计 | 第19-20页 |
| ·CPLD的选择及其可行性论证 | 第20-25页 |
| ·原设计中CPLD的性能特点 | 第20-22页 |
| ·改进设计中新CPLD芯片的选择 | 第22-24页 |
| ·新CPLD芯片的可行性论证 | 第24-25页 |
| ·对DSP程序、数据空间的重新分配 | 第25-29页 |
| ·对DSP数据空间的重新设计 | 第25-29页 |
| ·对 DSP 程序空间的设计 | 第29页 |
| ·对CPLD逻辑程序的重新编写 | 第29-39页 |
| ·新CPLD芯片中的顶层模块设计 | 第30-31页 |
| ·利用Verilog HDL语言对底层模块的重新编写 | 第31-36页 |
| ·运用参数化模块库进行逻辑程序设计 | 第36-39页 |
| ·本章小结 | 第39-40页 |
| 第三章对改进后中央处理模块的调试 | 第40-47页 |
| ·新 CPLD 芯片中逻辑程序的时序仿真 | 第40-43页 |
| ·对DSP数据、程序空间分配模块的时序仿真 | 第40-42页 |
| ·对串并转换模块的时序验证 | 第42-43页 |
| ·对平台处理核心 DSP 的调试方法 | 第43-45页 |
| ·DSP 外部存储芯片的调试 | 第45-46页 |
| ·本章小结 | 第46-47页 |
| 第四章 中央处理模块硬件设计的新方案 | 第47-56页 |
| ·选用TMS320C6201 作为新的中央处理模块核心 | 第47-50页 |
| ·TMS320C6201 的主要特点 | 第47-48页 |
| ·TMS320C6201 的硬件结构 | 第48-49页 |
| ·TMS320C6201 的软件资源 | 第49-50页 |
| ·以C6201 为核心的中央处理模块设计 | 第50-55页 |
| ·电源模块 | 第50页 |
| ·时钟电路 | 第50-51页 |
| ·外围存储器 | 第51-55页 |
| ·改进设计与原设计相比的性能提高 | 第55页 |
| ·本章小结 | 第55-56页 |
| 第五章 总结与展望 | 第56-57页 |
| ·本文工作总结 | 第56页 |
| ·课题前景展望 | 第56-57页 |
| 参考文献 | 第57-59页 |
| 发表论文和参加科研情况说明 | 第59-60页 |
| 致谢 | 第60页 |