基于可编程片上系统的软件无线电解调器设计
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 引言 | 第8-10页 |
| 1 解调器总体设计 | 第10-23页 |
| ·软件无线电接收机模型 | 第10-12页 |
| ·软件无线电调制解调原理 | 第12-21页 |
| ·正交调制介绍 | 第12-15页 |
| ·各种数字正交调制方式的解调原理 | 第15-19页 |
| ·载波恢复及其发展趋势 | 第19-21页 |
| ·解调器的总体设计 | 第21-22页 |
| ·本文的主要工作 | 第22-23页 |
| 2 解调器的关键算法及解调实现方法 | 第23-30页 |
| ·CORDIC算法 | 第23-27页 |
| ·CORDIC算法原理 | 第23-26页 |
| ·CORDIC算法误差 | 第26-27页 |
| ·基于过采样技术的噪声抵消 | 第27-28页 |
| ·载波同步的实现 | 第28-29页 |
| ·自适应判决门限 | 第29-30页 |
| 3 ASIC前端设计方法 | 第30-36页 |
| ·ASIC设计介绍 | 第30-33页 |
| ·基于标准单元的ASIC设计 | 第30-31页 |
| ·ASIC低功耗设计技术 | 第31-32页 |
| ·ASIC同步设计原则 | 第32-33页 |
| ·ASIC前端设计流程 | 第33-36页 |
| 4 解调器的ASIC设计 | 第36-64页 |
| ·解调器的系统级仿真 | 第36-38页 |
| ·鉴幅／鉴相及载波恢复CORDIC的ASIC设计 | 第38-42页 |
| ·CORDIC2模块的系统级仿真及实现方案选择 | 第38-40页 |
| ·CORDIC模块的电路设计 | 第40-42页 |
| ·判决处理器CPU1的ASIC设计 | 第42-55页 |
| ·判决处理器CPU1的功能描述及总体设计 | 第42-43页 |
| ·处理器的指令集、指令译码器设计 | 第43-46页 |
| ·数据通道设计 | 第46-52页 |
| ·幅值量化及扩展逻辑 | 第52-53页 |
| ·判决处理器的FPGA验证及ASIC综合 | 第53-55页 |
| ·估值处理器CPU2设计及其FPGA验证 | 第55-61页 |
| ·处理器指令集、指令译码器设计 | 第56-58页 |
| ·幅度统计逻辑设计 | 第58-60页 |
| ·估值处理器的FPGA仿真验证 | 第60-61页 |
| ·解调器的FPGA验证 | 第61-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-68页 |
| 附录A 基于标准单元的ASIC设计流程 | 第68-73页 |
| 攻读硕士学位期间发表学术论文情况 | 第73-74页 |
| 致谢 | 第74-75页 |
| 大连理工大学学位论文版权使用授权书 | 第75页 |
