| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·概述 | 第7-8页 |
| ·本论文的主要工作 | 第8-11页 |
| ·本文的主要内容 | 第8-9页 |
| ·本论文的开发环境 | 第9页 |
| ·本文内容安排 | 第9-11页 |
| 第二章 基本加法器及应用 | 第11-19页 |
| ·加法器 | 第11-13页 |
| ·半加器 | 第11-12页 |
| ·全加器 | 第12-13页 |
| ·串行进位加法器 | 第13页 |
| ·进位选择加法器 | 第13-14页 |
| ·进位旁路加法器 | 第14-15页 |
| ·进位保留加法器 | 第15-16页 |
| ·加法器的应用 | 第16-17页 |
| ·8421BCD 码转换成余 3 码 | 第16页 |
| ·构成二进制并行加法/减法器 | 第16-17页 |
| ·构成二—十进制加法器 | 第17页 |
| ·本章小结 | 第17-19页 |
| 第三章 超前进位加法器 | 第19-37页 |
| ·CLA 的原理 | 第19-20页 |
| ·CLA 的组成 | 第20-22页 |
| ·CLA 底层模块 | 第20-22页 |
| ·超前进位单元LAC(Look Ahead Carry) | 第22页 |
| ·CLA 的结构参数 | 第22-24页 |
| ·CLA 的基本结构参数 | 第22-23页 |
| ·优化CLA 的结构参数约束 | 第23-24页 |
| ·改进CLA 的方案 | 第24-36页 |
| ·顶层进位级联超前进位加法器(TC~2CLA) | 第24-28页 |
| ·另一种快速提高CLA 速度的方法 | 第28-32页 |
| ·延迟不敏感型超前进位加法器 | 第32-36页 |
| ·本章小结 | 第36-37页 |
| 第四章 纳米CMOS 工艺 | 第37-43页 |
| ·纳米CMOS 工艺技术及其面临的挑战 | 第37-40页 |
| ·早期MOS 器件结构与技术的发展 | 第37-38页 |
| ·器件尺寸缩小对工艺技术的挑战 | 第38-39页 |
| ·采用CMOS 集成电路的理由 | 第39页 |
| ·研究CMOS 模拟集成电路的重要性 | 第39-40页 |
| ·CMOS 工艺流程 | 第40-42页 |
| ·纳米CMOS 工艺流程 | 第40-42页 |
| ·本章小结 | 第42-43页 |
| 第五章 基于 65nmCMOS 工艺超前进位加法器设计及仿真 | 第43-53页 |
| ·SPCLA 结构改进超前进位加法器 | 第43-47页 |
| ·SPCLA 和 MCLA | 第43-47页 |
| ·小结 | 第47页 |
| ·超前进位加法器电路仿真 | 第47-53页 |
| ·仿真实验环境 | 第47页 |
| ·仿真电路图及仿真结果 | 第47-53页 |
| 第六章 结论 | 第53-55页 |
| 致谢 | 第55-57页 |
| 参考文献 | 第57-61页 |
| 作者攻读硕士期间参与的科研项目 | 第61-62页 |