基于FPGA的闪电定位仪控制主板设计
| 摘要 | 第3-4页 |
| abstract | 第4-5页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 研究现状 | 第10-12页 |
| 1.3 本论文研究的主要内容 | 第12-13页 |
| 第二章 闪电回击通道建模分析及雷电定位原理 | 第13-24页 |
| 2.1 地闪回击电磁场的计算 | 第13-16页 |
| 2.2 地闪电磁场的仿真及分析 | 第16-19页 |
| 2.2.1 回击速度对地表电磁场的影响 | 第16-18页 |
| 2.2.2 通道高度对地表电磁场的影响 | 第18-19页 |
| 2.3 闪电定位技术 | 第19-23页 |
| 2.3.1 磁方向法闪电定位 | 第19-20页 |
| 2.3.2 时差法闪电定位 | 第20-21页 |
| 2.3.3 综合法闪电定位 | 第21-22页 |
| 2.3.4 雷电定位系统结构及定向仪 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 硬件系统设计 | 第24-33页 |
| 3.1 硬件系统整体架构 | 第24-25页 |
| 3.2 硬件系统电源电路 | 第25-26页 |
| 3.3 看门狗电路 | 第26-27页 |
| 3.4 温度采集电路 | 第27页 |
| 3.5 多输入单输出开关电路 | 第27-28页 |
| 3.6 可变基准电压产生电路 | 第28-29页 |
| 3.7 AGC自动增益控制电路 | 第29-30页 |
| 3.8 抬升限幅电路 | 第30-31页 |
| 3.9 A/D采样电路 | 第31-32页 |
| 3.10 本章小结 | 第32-33页 |
| 第四章 系统硬件平台设计与实现 | 第33-43页 |
| 4.1 SOPC及NiosII技术概述 | 第33-36页 |
| 4.1.1 SOPC技术概述 | 第33页 |
| 4.1.2 NiosII处理器概述 | 第33-34页 |
| 4.1.3 Avalon-MM总线 | 第34-35页 |
| 4.1.4 HALAPI概述 | 第35-36页 |
| 4.2 SOPC系统设计流程 | 第36-37页 |
| 4.3 NiosII系统整体设计 | 第37-38页 |
| 4.4 SOPC嵌入式系统的建立 | 第38-41页 |
| 4.4.1 NiosII处理器和相关外设的添加 | 第38-40页 |
| 4.4.2 QuartusII软件设计 | 第40-41页 |
| 4.5 设置NiosII软件编译属性 | 第41页 |
| 4.6 本章小结 | 第41-43页 |
| 第五章 系统软件程序设计 | 第43-62页 |
| 5.1 软件程序设计总体方案 | 第43页 |
| 5.2 系统初始化 | 第43-47页 |
| 5.2.1 维修程序 | 第44-45页 |
| 5.2.2 GPS信息的提取 | 第45-47页 |
| 5.3 系统自检 | 第47-52页 |
| 5.3.1 可变基准电压AGC采样自检 | 第49-51页 |
| 5.3.2 闪电测试脉冲自检 | 第51-52页 |
| 5.4 系统主程序 | 第52-57页 |
| 5.4.1 状态信息帧打包及发送 | 第53-54页 |
| 5.4.2 闪电数据帧打包及发送 | 第54-55页 |
| 5.4.3 上位机通信 | 第55-57页 |
| 5.5 中断处理函数 | 第57-61页 |
| 5.5.1 外部中断 | 第57-59页 |
| 5.5.2 秒脉冲中断 | 第59页 |
| 5.5.3 小时脉冲中断 | 第59页 |
| 5.5.4 Uart0接收中断 | 第59-60页 |
| 5.5.5 Uart1接收中断 | 第60-61页 |
| 5.6 本章小结 | 第61-62页 |
| 第六章 系统软硬件平台联调 | 第62-65页 |
| 6.1 Uart0调试 | 第62-63页 |
| 6.2 温度信息调试 | 第63-64页 |
| 6.3 GPS信息调试 | 第64页 |
| 6.4 本章小结 | 第64-65页 |
| 第七章 结论与展望 | 第65-67页 |
| 7.1 结论 | 第65-66页 |
| 7.2 展望 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 作者在读期间科研成果简介 | 第69-70页 |
| 致谢 | 第70-71页 |
| 附录 | 第71-73页 |
