FPGA加速卷积神经网络训练的研究与实现
| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 课题背景及意义 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-19页 |
| 1.2.1 卷积神经网络的应用 | 第17-18页 |
| 1.2.2 卷积神经网络的硬件加速 | 第18-19页 |
| 1.3 研究内容与章节安排 | 第19-22页 |
| 第二章 卷积神经网络训练的理论基础 | 第22-40页 |
| 2.1 卷积神经网络的基本模型 | 第22-24页 |
| 2.1.1 卷积神经网络的简介与特性 | 第22-23页 |
| 2.1.2 卷积神经网络的典型结构 | 第23-24页 |
| 2.2 卷积神经网络训练过程的分析 | 第24-34页 |
| 2.2.1 训练的前向传播阶段 | 第25-30页 |
| 2.2.2 训练的反向传播阶段 | 第30-34页 |
| 2.3 FPGA加速训练过程的分析 | 第34-39页 |
| 2.3.1 训练过程的层内并行性 | 第35-37页 |
| 2.3.2 训练过程的层间并行性 | 第37-39页 |
| 2.4 本章小结 | 第39-40页 |
| 第三章 基于FPGA的训练框架设计与优化 | 第40-56页 |
| 3.1 训练框架的整体结构 | 第40-42页 |
| 3.2 前向引擎和反向引擎中模块的设计 | 第42-50页 |
| 3.2.1 前向引擎中模块的设计 | 第45-46页 |
| 3.2.2 反向引擎中模块的设计 | 第46-47页 |
| 3.2.3 计算单元的实现 | 第47-50页 |
| 3.3 训练框架的性能优化 | 第50-54页 |
| 3.3.1 优化数据传输形式 | 第50-51页 |
| 3.3.2 改进卷积计算方式 | 第51-52页 |
| 3.3.3 压缩编码隐层数据 | 第52-54页 |
| 3.3.4 缩减反向传播计算量 | 第54页 |
| 3.4 本章小结 | 第54-56页 |
| 第四章 训练框架的实现与加速性能的测试 | 第56-70页 |
| 4.1 训练框架的实现 | 第56-62页 |
| 4.1.1 FPGA实现平台与开发工具 | 第56-59页 |
| 4.1.2 LeNet-5训练模型的实现 | 第59-62页 |
| 4.2 加速性能的测试 | 第62-68页 |
| 4.2.1 MNIST训练集 | 第62-63页 |
| 4.2.2 训练框架的性能测试 | 第63-68页 |
| 4.3 本章小结 | 第68-70页 |
| 第五章 总结与展望 | 第70-72页 |
| 5.1 总结 | 第70-71页 |
| 5.2 展望 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
