核电数字化保护系统控制器研究
摘要 | 第3-5页 |
ABSTRACT | 第5-6页 |
第一章 绪论 | 第11-21页 |
1.1 引言 | 第11-12页 |
1.2 核电仪控系统的发展 | 第12-13页 |
1.2.1 核级数字化保护系统特点 | 第12-13页 |
1.3 数字化仪控系统概述 | 第13-15页 |
1.4 核电数字化仪控系统可靠性设计准则 | 第15-16页 |
1.5 数字化保护系统硬件平台 | 第16-18页 |
1.5.1 数字化保护系统结构 | 第16-17页 |
1.5.2 数字化保护硬件结构 | 第17-18页 |
1.6 本课题的目标和关键技术 | 第18-20页 |
1.7 文章的主要内容 | 第20页 |
1.8 本章小结 | 第20-21页 |
第二章 数字化保护系统控制模件需求分析 | 第21-32页 |
2.1 控制模件任务及应用分析 | 第21页 |
2.2 控制模件的总体结构 | 第21-31页 |
2.2.1 中央处理器 | 第21-23页 |
2.2.2 存储器 | 第23-25页 |
2.2.3 系统北桥 | 第25-26页 |
2.2.4 系统南桥 | 第26-27页 |
2.2.5 板卡外围扩展接口及通信接口 | 第27-30页 |
2.2.5.1 背板通信总线K32 | 第28-29页 |
2.2.5.2 扩展总线X6 | 第29-30页 |
2.2.5.3 串行总线 | 第30页 |
2.2.6 状态指示LEDS 和数字点阵显示器 | 第30-31页 |
2.3 本章小结 | 第31-32页 |
第三章 控制模件运行状态 | 第32-38页 |
3.1 地址分配 | 第32-33页 |
3.2 寻址 | 第33-34页 |
3.2.1 局部地址 | 第33页 |
3.2.2 全局地址 | 第33-34页 |
3.2.3 I/O 寻址 | 第34页 |
3.3 中断 | 第34-35页 |
3.3.1 系统中断 | 第34页 |
3.3.2 I/O 中断 | 第34页 |
3.3.3 其他中断 | 第34-35页 |
3.4 系统南桥 | 第35-37页 |
3.4.1 中断处理 | 第35-36页 |
3.4.1.1 中断控制器 | 第35-36页 |
3.4.1.2 中断源 | 第36页 |
3.4.2 NMI 控制器 | 第36-37页 |
3.4.3 应答信号延时监控 | 第37页 |
3.5 本章小结 | 第37-38页 |
第四章 控制模件硬件设计 | 第38-55页 |
4.1 OPTERON 处理器的先进技术 | 第38-41页 |
4.1.1 x86-64 架构 | 第38-39页 |
4.1.2 内存控制器 | 第39-41页 |
4.1.3 HyperTransport 总线. | 第41页 |
4.2 内存接口 | 第41-44页 |
4.2.1 ECC 校验内存 | 第42页 |
4.2.2 CPU 与内存接口 | 第42-44页 |
4.3 CPU 外围电路 | 第44-54页 |
4.3.1 系统总线 | 第44-47页 |
4.3.2 系统北桥与系统南桥 | 第47页 |
4.3.3 时钟 | 第47页 |
4.3.4 电源 | 第47-51页 |
4.3.4.1 供电模块 | 第48-50页 |
4.3.4.2 电源监控 | 第50-51页 |
4.3.5 K32、X6 总线 | 第51页 |
4.3.6 串行通信接口 | 第51-52页 |
4.3.7 扩展存储空间 | 第52-53页 |
4.3.8 JTAG 接口 | 第53-54页 |
4.4 本章小节 | 第54-55页 |
第五章 操作系统及其驱动 | 第55-65页 |
5.1 系统启动 | 第55-61页 |
5.1.1 A20 地址线 | 第56页 |
5.1.2 设置全局描述符表和中断描述符表 | 第56-59页 |
5.1.2.1 全局描述符表 | 第56-58页 |
5.1.2.2 中断描述符表 | 第58-59页 |
5.1.3 设置中断控制器 | 第59-60页 |
5.1.4 保护模式 | 第60-61页 |
5.2 进程调度 | 第61-64页 |
5.2.1 进程调度算法 | 第62-63页 |
5.2.2 进程抢占 | 第63页 |
5.2.3 时间片维持时间 | 第63-64页 |
5.3 本章小节 | 第64-65页 |
第六章 全文总结 | 第65-67页 |
6.1 总结 | 第65-66页 |
6.2 研究展望 | 第66-67页 |
参考文献 | 第67-69页 |
致谢 | 第69-70页 |
攻读硕士学位期间已发表或录用的论文 | 第70-72页 |