| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第9-10页 |
| 缩略语对照表 | 第10-13页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 研究背景 | 第13-14页 |
| 1.2 数字喷泉码技术的研究现状 | 第14-15页 |
| 1.3 LDPC码的硬件实现 | 第15-16页 |
| 1.4 本文研究目的和行文安排 | 第16-19页 |
| 第二章 喷泉码的基本概念 | 第19-29页 |
| 2.1 引言 | 第19-20页 |
| 2.2 LT码基本概念 | 第20-22页 |
| 2.2.1 LT码编码原理 | 第20-21页 |
| 2.2.2 LT码译码原理 | 第21-22页 |
| 2.3 Raptor码基本概念 | 第22-23页 |
| 2.4 Kite码基本概念 | 第23-28页 |
| 2.4.1 Kite码的编码原理 | 第23-25页 |
| 2.4.2 Kite码的度分布优化 | 第25-27页 |
| 2.4.3 Kite码的译码原理 | 第27-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 基于FPGA设计的Kite码编译码关键技术 | 第29-39页 |
| 3.1 基于FPGA实现的Kite码的构造 | 第29-32页 |
| 3.1.1 Kite码的校验矩阵特点 | 第29页 |
| 3.1.2 适合硬件实现的SR-Kite码的构造思想 | 第29-31页 |
| 3.1.3 本文使用的硬件实现的SR-Kite码参数 | 第31-32页 |
| 3.2 基于FPGA实现SR-Kite码译码算法选择 | 第32-36页 |
| 3.2.1 标准最小和译码算法（MSA） | 第33页 |
| 3.2.2 归一化最小和译码算法（NMSA） | 第33-35页 |
| 3.2.3 SR-Kite码的高效译码算法 | 第35-36页 |
| 3.3 硬件实现参数分析 | 第36-37页 |
| 3.3.1 译码算法和量化方案的选取 | 第36-37页 |
| 3.3.2 迭代次数选取 | 第37页 |
| 3.4 本章小结 | 第37-39页 |
| 第四章 SR-Kite码编码器设计与实现 | 第39-47页 |
| 4.1 单向递归编码算法 | 第39-40页 |
| 4.2 编码器FPGA硬件实现 | 第40-45页 |
| 4.2.1 信息比特缓冲模块 | 第40-41页 |
| 4.2.2 块间并行列间串行编码的编码器单元的设计 | 第41-42页 |
| 4.2.3 块间并行列间串行编码的控制模块的设计 | 第42-44页 |
| 4.2.4 编码器控制输出模块 | 第44-45页 |
| 4.3 编码器硬件实现结果 | 第45-47页 |
| 第五章 SR-Kite码译码器设计与实现 | 第47-55页 |
| 5.1 SR-Kite码译码器整体架构 | 第47-49页 |
| 5.1.1 SR-Kite码译码器的总体结构 | 第47-49页 |
| 5.1.2 SR-Kite码译码器的整体控制部分 | 第49页 |
| 5.2 译码器基本功能模块设计 | 第49-51页 |
| 5.2.1 校验节点处理单元的设计 | 第49-51页 |
| 5.3 存储器模块 | 第51-52页 |
| 5.3.1 变量节点数据单元 | 第51-52页 |
| 5.3.2 判决结果输出缓冲单元 | 第52页 |
| 5.4 分层译码SR-Kite码译码器的设计思路 | 第52-53页 |
| 5.5 验证结果与性能分析 | 第53-54页 |
| 5.6 本章小结 | 第54-55页 |
| 第六章 总结与展望 | 第55-57页 |
| 参考文献 | 第57-61页 |
| 致谢 | 第61-62页 |
| 作者简介 | 第62-63页 |
| 1.基本情况 | 第62页 |
| 2.教育背景 | 第62页 |
| 3.攻读硕士学位期间的研究成果 | 第62-63页 |
