| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 缩略语表 | 第11-13页 |
| 第1章 绪论 | 第13-21页 |
| 1.1 课题背景与意义 | 第13-14页 |
| 1.2 频率综合器综述 | 第14-17页 |
| 1.2.1 直接模拟合成器 | 第15页 |
| 1.2.2 直接数字合成器 | 第15-16页 |
| 1.2.3 锁相环频率综合器 | 第16页 |
| 1.2.4 延迟锁相环频率综合器 | 第16-17页 |
| 1.3 研究内容与设计指标 | 第17-19页 |
| 1.4 论文的组织结构 | 第19-21页 |
| 第2章 小数锁相环频率综合器的基本理论及其架构设计 | 第21-45页 |
| 2.1 锁相环频率综合器的基本结构 | 第21-24页 |
| 2.1.1 整数锁相环频率综合器 | 第21-22页 |
| 2.1.2 小数锁相环频率综合器 | 第22-24页 |
| 2.2 锁相环频率综合器的基本模块 | 第24-29页 |
| 2.2.1 鉴频鉴相器与电荷泵 | 第24-26页 |
| 2.2.2 环路滤波器 | 第26-27页 |
| 2.2.3 压控振荡器 | 第27-28页 |
| 2.2.4 可编程分频器 | 第28-29页 |
| 2.3 锁相环频率综合器的性能指标 | 第29-33页 |
| 2.3.1 相位噪声 | 第29-31页 |
| 2.3.2 频谱杂散 | 第31-32页 |
| 2.3.3 锁定建立时间 | 第32-33页 |
| 2.3.4 频率锁定范围 | 第33页 |
| 2.3.5 频率分辨率 | 第33页 |
| 2.4 锁相环频率综合器的系统分析 | 第33-38页 |
| 2.4.1 锁相环频率综合器的线性化模型 | 第34-35页 |
| 2.4.2 锁相环频率综合器的噪声性能 | 第35-38页 |
| 2.5 小数锁相环频率综合器的架构设计 | 第38-44页 |
| 2.5.1 系统的整体结构 | 第38-40页 |
| 2.5.2 0.5步进可编程分频器的结构选择 | 第40-43页 |
| 2.5.3 小数分频器的整体结构 | 第43-44页 |
| 2.6 本章小结 | 第44-45页 |
| 第3章 小数分频器中全定制电路的设计 | 第45-67页 |
| 3.1 高速二分频器 | 第45-53页 |
| 3.1.1 电路结构 | 第45-46页 |
| 3.1.2 动态特性 | 第46-48页 |
| 3.1.3 参数选择 | 第48-50页 |
| 3.1.4 缓冲设计 | 第50-51页 |
| 3.1.5 前仿真结果 | 第51-53页 |
| 3.2 0.5步进可编程分频器 | 第53-66页 |
| 3.2.1 相位切换电路 | 第53-55页 |
| 3.2.2 整数可编程分频器 | 第55-59页 |
| 3.2.3 逻辑控制模块 | 第59-65页 |
| 3.2.4 前仿真结果 | 第65-66页 |
| 3.3 本章小结 | 第66-67页 |
| 第4章 小数分频器中半定制电路的设计 | 第67-87页 |
| 4.1 半定制电路的设计方法 | 第67-69页 |
| 4.2 数字△-Σ调制器(DDSM)的工作原理 | 第69-71页 |
| 4.2.1 噪声整形 | 第69-70页 |
| 4.2.2 量化噪声 | 第70-71页 |
| 4.3 几种常用的△-Σ调制器结构 | 第71-78页 |
| 4.3.1 三阶负反馈单环结构 | 第73-74页 |
| 4.3.2 三阶前馈单环结构 | 第74-75页 |
| 4.3.3 MASH 1-1-1结构 | 第75-76页 |
| 4.3.4 MASH 1-2 | 第76-77页 |
| 4.3.5 HK-MASH | 第77-78页 |
| 4.4 数字△-∑调制器(DDSM)的设计与实现 | 第78-86页 |
| 4.4.1 改进的DDSM结构 | 第78-80页 |
| 4.4.2 20 bits累加器设计 | 第80-81页 |
| 4.4.3 误差消除电路设计 | 第81-82页 |
| 4.4.4 改进DDSM电路的半定制设计 | 第82-84页 |
| 4.4.5 数模混合电路的连接 | 第84页 |
| 4.4.6 前仿真结果 | 第84-86页 |
| 4.5 本章小结 | 第86-87页 |
| 第5章 小数分频器的版图设计及后仿真与测试结果 | 第87-101页 |
| 5.1 版图设计注意点 | 第87-89页 |
| 5.1.1 版图布局 | 第87页 |
| 5.1.2 金属线连接 | 第87-88页 |
| 5.1.3 版图匹配性 | 第88页 |
| 5.1.4 保护环 | 第88页 |
| 5.1.5 其他注意点 | 第88-89页 |
| 5.2 版图设计与后仿真结果 | 第89-93页 |
| 5.2.1 高速二分频器 | 第89-90页 |
| 5.2.2 0.5步进可编程分频器 | 第90-92页 |
| 5.2.3 整体版图 | 第92-93页 |
| 5.3 测试方案与测试结果 | 第93-98页 |
| 5.4 本章小结 | 第98-101页 |
| 第6章 总结与展望 | 第101-103页 |
| 参考文献 | 第103-107页 |
| 致谢 | 第107-109页 |
| 攻读硕士学位期间发表的论文和参与申请的专利 | 第109页 |