| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-11页 |
| ·课题研究背景 | 第7-10页 |
| ·RAM的发展 | 第7-10页 |
| ·研究内容 | 第10页 |
| ·研究意义和创新 | 第10-11页 |
| 第二章 DDR3SDRAM储存器介绍 | 第11-19页 |
| ·DDR3SDRAM的基本结构 | 第11-12页 |
| ·DDR3SDRAM地址读写 | 第12页 |
| ·DDR3的初始化操作 | 第12-13页 |
| ·扩展模式寄存器的设置 | 第13-15页 |
| ·DDR3SDRAM的主要命令 | 第15-16页 |
| ·DDR3SDRAM的状态机 | 第16-17页 |
| ·数据选取脉冲DQS | 第17-18页 |
| ·突发长度 | 第18-19页 |
| 第三章 基于verilog语言的DDR3SDRAM控制器设计 | 第19-41页 |
| ·VerilogHDL简介 | 第19-20页 |
| ·DDR3SDRAM控制器的系统级设计 | 第20-23页 |
| ·DDR3SDRAM控制器的整体架构 | 第20-23页 |
| ·DDR3SDRAM控制器的RTL设计 | 第23-41页 |
| ·初始化模块的设计 | 第23-25页 |
| ·指令重排模块的设计 | 第25-31页 |
| ·控制模块的设计 | 第31-36页 |
| ·用户接口模块的设计 | 第36-38页 |
| ·执行模块的设计 | 第38页 |
| ·多路选择器的设计 | 第38-39页 |
| ·读通道排序模块的设计 | 第39-41页 |
| 第四章 DDR3SDRAM控制器的仿真验证 | 第41-61页 |
| ·控制器和ALTERA的PHY的接口设计 | 第41-47页 |
| ·ALTERA的PHY接口 | 第41-46页 |
| ·ALTERAPHY接口的设计 | 第46-47页 |
| ·验证平台 | 第47-49页 |
| ·仿真测试文件编写 | 第48-49页 |
| ·仿真结果分析 | 第49-61页 |
| ·初始化仿真分析 | 第49-51页 |
| ·执行模块的仿真测试 | 第51-52页 |
| ·写操作仿真分析 | 第52-54页 |
| ·读操作仿真分析 | 第54-55页 |
| ·刷新仿真分析 | 第55-56页 |
| ·读通道排序模块仿真 | 第56-57页 |
| ·读写请求和刷新操作仿真分析 | 第57-61页 |
| 第五章 结束语 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |