一种DSP片上存储机制及其系统的设计与实现
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-9页 |
| 图片目录 | 第9-11页 |
| 表格目录 | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题意义及来源 | 第12-13页 |
| ·DSP 处理器的发展 | 第13-14页 |
| ·DSP 片上存储部件的发展现状 | 第14-15页 |
| ·DSP 总线结构的发展现状 | 第14页 |
| ·片上存储器的发展现状 | 第14-15页 |
| ·本论文的主要工作 | 第15-16页 |
| ·论文的组织结构 | 第16-18页 |
| 第二章 片内存储系统总体设计 | 第18-32页 |
| ·目标 DSP 简介 | 第18-27页 |
| ·简介 | 第18-20页 |
| ·总线结构 | 第20-21页 |
| ·中央处理器（CPU） | 第21-23页 |
| ·流水线结构 | 第23-24页 |
| ·内部存储器组织 | 第24-27页 |
| ·总体设计 | 第27-31页 |
| ·设计目标 | 第27页 |
| ·超哈佛结构简介 | 第27-28页 |
| ·超哈佛结构硬件实现的考虑 | 第28页 |
| ·片内存储部件的总体结构 | 第28-30页 |
| ·超哈佛结构的工作实例 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 存储器总线接口设计 | 第32-44页 |
| ·总线接口设计思路 | 第32-34页 |
| ·设计目标 | 第32页 |
| ·功能分析 | 第32-33页 |
| ·总线接口总体设计 | 第33-34页 |
| ·总线译码器设计 | 第34-37页 |
| ·片内器件地址分配 | 第34-35页 |
| ·总线译码器的电路实现 | 第35-37页 |
| ·总线仲裁器设计 | 第37-40页 |
| ·仲裁算法设计 | 第37-38页 |
| ·总线操作优先级定义 | 第38页 |
| ·仲裁器硬件实现 | 第38-40页 |
| ·冲突检测器设计 | 第40-43页 |
| ·P、L 及 DMA 读冲突检测设计 | 第40-42页 |
| ·W、H 及 DMA 写冲突检测设计及优化 | 第42-43页 |
| ·本章小结 | 第43-44页 |
| 第四章 双存取随机存储器（DARAM）设计 | 第44-71页 |
| ·双存取随机存储器设计思路 | 第44-47页 |
| ·设计目标 | 第44页 |
| ·存储器类型选择 | 第44-46页 |
| ·双存取随机存储器总体设计 | 第46-47页 |
| ·译码器设计 | 第47-54页 |
| ·译码器设计的考虑 | 第47-48页 |
| ·基于字线的存储器布局优化方法 | 第48-49页 |
| ·基于位线的存储器布局优化方法 | 第49-50页 |
| ·整体布局优化设计 | 第50-51页 |
| ·译码电路设计 | 第51-54页 |
| ·灵敏放大器设计 | 第54-61页 |
| ·灵敏放大器介绍 | 第54页 |
| ·灵敏放大器分类 | 第54-58页 |
| ·新的灵敏放大器设计 | 第58-60页 |
| ·电路仿真分析 | 第60-61页 |
| ·读写端口电路设计 | 第61-62页 |
| ·基于时序的控制电路设计 | 第62-69页 |
| ·工作时序划分 | 第62-64页 |
| ·地址译码使能信号产生电路设计 | 第64-66页 |
| ·灵敏放大器使能信号产生电路 | 第66-67页 |
| ·控制电路仿真分析 | 第67-69页 |
| ·整体电路仿真分析 | 第69-70页 |
| ·本章小结 | 第70-71页 |
| 第五章 功能仿真和性能分析 | 第71-82页 |
| ·仿真工具介绍 | 第71-72页 |
| ·VCS | 第71页 |
| ·NanoSim | 第71-72页 |
| ·仿真平台搭建 | 第72-75页 |
| ·NanoSim-VCS 混合仿真平台 | 第72-73页 |
| ·仿真平台设置 | 第73-75页 |
| ·存储部件综合验证测试 | 第75-80页 |
| ·超哈佛结构总线功能验证 | 第75-76页 |
| ·总线冲突验证 | 第76-78页 |
| ·FFT 程序测试 | 第78-80页 |
| ·仿真结果分析 | 第80-81页 |
| ·本章小结 | 第81-82页 |
| 第六章 结论 | 第82-83页 |
| 参考文献 | 第83-85页 |
| 致谢 | 第85-86页 |
| 攻读硕士学位期间已发表或录用的论文 | 第86-89页 |
| 附件 | 第89页 |
