基于DDS和PLL技术的高分辨率可变频综器设计与实现
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-14页 |
| ·频率合成技术发展概况 | 第11-12页 |
| ·课题研究背景 | 第12-13页 |
| ·课题主要研究内容及研究意义 | 第13-14页 |
| 第二章 频率合成技术理论 | 第14-35页 |
| ·直接数字式频率合成器（DDS）理论 | 第14-21页 |
| ·DDS 结构与工作原理 | 第14-16页 |
| ·DDS 技术特点 | 第16-19页 |
| ·DDS 的输出信号频谱特性 | 第19-21页 |
| ·DDS 的调制特性 | 第21页 |
| ·锁相环(PLL)理论 | 第21-34页 |
| ·PLL 的结构与工作原理 | 第22-28页 |
| ·锁相环路的基本特性 | 第28-29页 |
| ·锁相环路的主要特性分析 | 第29-32页 |
| ·PLL 的相位噪声和杂散分析 | 第32-34页 |
| ·本章小结 | 第34-35页 |
| 第三章 高分辨率可变频综器的方案设计 | 第35-53页 |
| ·系统需求分析 | 第35-38页 |
| ·时钟需求分析 | 第35-36页 |
| ·频综器时钟速率分档 | 第36-38页 |
| ·系统方案设计 | 第38-44页 |
| ·常用混合式频率合成方法 | 第38-43页 |
| ·高分辨率可变频综器方案确定 | 第43-44页 |
| ·主要芯片选择 | 第44-50页 |
| ·1GHz 时钟频率合成器芯片选择 | 第44-47页 |
| ·可变频率合成器芯片选择 | 第47-50页 |
| ·具体时钟产生方法与分析 | 第50-52页 |
| ·DAC 时钟的产生方法与分析 | 第50-51页 |
| ·ADC 时钟的产生方法分析 | 第51页 |
| ·信息比特时钟的产生方法与分析 | 第51页 |
| ·本振时钟的产生方法与分析 | 第51-52页 |
| ·本章小结 | 第52-53页 |
| 第四章 高分辨率可变频综器的设计与实现 | 第53-80页 |
| ·系统软件设计及分析 | 第53-62页 |
| ·单片机设计 | 第53-56页 |
| ·FPGA 设计 | 第56-62页 |
| ·系统硬件具体设计与调试 | 第62-78页 |
| ·1GHz 时钟频率合成器设计与实现 | 第62-67页 |
| ·可变频综器DAC 时钟设计与实现 | 第67-73页 |
| ·可变频综器ADC 时钟设计与实现 | 第73-75页 |
| ·信息比特时钟设计 | 第75-76页 |
| ·本振时钟设计 | 第76-77页 |
| ·可变频综器时钟频率分辨率 | 第77页 |
| ·系统的电磁兼容设计 | 第77-78页 |
| ·系统测试结果分析 | 第78-80页 |
| 第五章 结论 | 第80-82页 |
| ·课题指标评估 | 第80页 |
| ·系统实现中的重难点问题 | 第80-81页 |
| ·结束语 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-86页 |
| 作者在学期间取得的学术成果 | 第86-87页 |
| 附录A 频综实物图 | 第87-88页 |
| 附录B 频综频谱图 | 第88-89页 |
