基于FPGA的数据传输系统基带处理单元的设计
| 摘要 | 第1-4页 |
| Abstract | 第4-9页 |
| 第1章 绪论 | 第9-17页 |
| ·课题背景与意义 | 第9-10页 |
| ·国内外在该方向上的研究现状 | 第10-12页 |
| ·FPGA的发展及EDA技术 | 第12-15页 |
| ·FPGA的特点 | 第12-14页 |
| ·FPGA的发展前景 | 第14页 |
| ·EDA技术 | 第14-15页 |
| ·本文主要内容和结构 | 第15-17页 |
| 第2章 基带处理单元的组成原理与开发平台 | 第17-32页 |
| ·数据传输系统简介 | 第17-18页 |
| ·主站发送端基带处理单元原理 | 第18-21页 |
| ·卷积码的基本概念 | 第18-19页 |
| ·卷积码的表示方法 | 第19-21页 |
| ·从站接收端基带处理单元原理及主要算法 | 第21-28页 |
| ·最大似然译码 | 第21-23页 |
| ·译码量度 | 第23-25页 |
| ·维特比算法的基本概念 | 第25-26页 |
| ·维特比算法的译码过程 | 第26-28页 |
| ·Verilog语言和系统开发平台简介 | 第28-31页 |
| ·Verilog硬件描述语言简介 | 第28-29页 |
| ·Quartus II开发系统 | 第29-30页 |
| ·ModelSim简介 | 第30-31页 |
| ·本章小结 | 第31-32页 |
| 第3章 基带处理单元的设计方案 | 第32-45页 |
| ·基带处理单元的设计要求及整体设计方案 | 第32-33页 |
| ·设计要求 | 第32页 |
| ·整体设计方案 | 第32-33页 |
| ·接口信号定义和设计 | 第33-34页 |
| ·卷积码编码设计方案 | 第34-35页 |
| ·维特比译码方案 | 第35-40页 |
| ·维特比译码算法的主要特点 | 第36-37页 |
| ·译码器判决输出准则 | 第37页 |
| ·维特比译码器的结构 | 第37-40页 |
| ·卷积码编码和维特比译码的性能分析 | 第40-44页 |
| ·二进制对称信道中维特比译码算法的性能 | 第40-41页 |
| ·加性高斯白噪声信道中维特比译码器输出的误码率 | 第41-42页 |
| ·维特比译码的Matlab仿真结果 | 第42-44页 |
| ·本章小结 | 第44-45页 |
| 第4章 基带处理单元的FPGA实现 | 第45-60页 |
| ·接口设计的FPGA实现 | 第45-48页 |
| ·发端并串转换和成帧的FPGA实现 | 第45-46页 |
| ·收端串并转换的FPGA实现 | 第46页 |
| ·仿真结果 | 第46-48页 |
| ·卷积编码的FPGA实现 | 第48-49页 |
| ·模块组成原理 | 第48-49页 |
| ·仿真结果 | 第49页 |
| ·维特比译码的FPGA实现 | 第49-56页 |
| ·维特比译码器的设计考虑 | 第49-50页 |
| ·译码器顶层设计 | 第50-52页 |
| ·控制模块组成 | 第52页 |
| ·分支量度发生器组成 | 第52-53页 |
| ·加比选模块 | 第53-54页 |
| ·量度存储器模块 | 第54页 |
| ·回溯模块 | 第54-55页 |
| ·存储器管理单元和路径存储器 | 第55-56页 |
| ·仿真结果 | 第56页 |
| ·设计中的问题及解决 | 第56-59页 |
| ·时序问题 | 第56-58页 |
| ·功能测试中的若干问题及解决方法 | 第58-59页 |
| ·改进与展望 | 第59页 |
| ·本章小结 | 第59-60页 |
| 结论 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 攻读学位期间发表的学术论文 | 第64-65页 |
| 哈尔滨工业大学硕士学位论文原创性声明 | 第65页 |
| 哈尔滨工业大学硕士学位论文使用授权书 | 第65页 |
| 哈尔滨工业大学硕士学位涉密论文管理 | 第65-66页 |
| 致谢 | 第66页 |
