| 1 引言 | 第1-11页 |
| ·研究背景 | 第7-8页 |
| ·国内外研究现状 | 第8-9页 |
| ·本文的主要工作与内容安排 | 第9-11页 |
| 2 数字接收的理论基础 | 第11-20页 |
| ·带通信号采样理论 | 第11-12页 |
| ·数字信号正交变换理论 | 第12-13页 |
| ·多速率信号处理 | 第13-15页 |
| ·抽取 | 第13-14页 |
| ·内插 | 第14-15页 |
| ·数字滤波 | 第15-20页 |
| ·级联积分梳状滤波器 | 第16页 |
| ·半带滤波器 | 第16-17页 |
| ·FIR滤波器 | 第17-18页 |
| ·多相滤波器结构 | 第18-20页 |
| 3 实现方案 | 第20-33页 |
| ·总体方案 | 第20-21页 |
| ·数字中频接收机设计 | 第21-28页 |
| ·功能与指标要求 | 第21页 |
| ·方案设计 | 第21-28页 |
| ·未采用多相滤波器结构时的设计 | 第21-26页 |
| ·采用多相滤波器结构时的设计 | 第26-28页 |
| ·数据输出接口的FPGA软件设计与仿真 | 第28-33页 |
| ·数据输出接口形式与要求 | 第28-30页 |
| ·实现方案与仿真 | 第30-33页 |
| 4 硬件电路设计 | 第33-49页 |
| ·硬件总体结构 | 第33页 |
| ·AD6652 A／D转换与数字下变频器设计 | 第33-41页 |
| ·AD6652 A／D转换部分的性能指标和硬件设计 | 第34-35页 |
| ·数字下变频部分硬件设计 | 第35-41页 |
| ·寄存器配置 | 第35-38页 |
| ·通道的同步 | 第38-39页 |
| ·数据输出的链路口(link port)模式 | 第39-41页 |
| ·FPGA的硬件设计 | 第41-42页 |
| ·CPCI总线接口 | 第42-44页 |
| ·接口电路方案选择 | 第42-43页 |
| ·PCI9054设计 | 第43-44页 |
| ·时钟和电源模块 | 第44-47页 |
| ·时钟模块的设计 | 第44-45页 |
| ·电源模块的设计 | 第45-47页 |
| ·PCB设计 | 第47-49页 |
| 5 调试与测试结果 | 第49-65页 |
| ·接口调试 | 第49-54页 |
| ·CPCI接口调试 | 第49页 |
| ·AD6652寄存器设计与配置方法 | 第49-50页 |
| ·AD6652配置的FPGA软件调试 | 第50-51页 |
| ·AD6652 linkport链路接口的FPGA软件调试 | 第51-54页 |
| ·通道性能测试 | 第54-57页 |
| ·通道性能测试指标和注意点 | 第54-55页 |
| ·通道性能(未采用多项滤波器结构) | 第55-56页 |
| ·通道性能(采用多项滤波器结构) | 第56-57页 |
| ·最终程序测试结果 | 第57-60页 |
| ·帧参数RAM数据的访问和输出 | 第58-59页 |
| ·各通道基带数据的输出： | 第59-60页 |
| ·研究AD6652在给定性能条件下的最大处理带宽 | 第60-65页 |
| ·通带宽度为±2.5M的下变频级联滤波器设计 | 第60-63页 |
| ·通带宽度为±4M的下变频级联滤波器组设计 | 第63-65页 |
| 6 结束语 | 第65-66页 |
| 致谢 | 第66-67页 |
| 硕士期间参与的科研项目 | 第67-68页 |
| 参考文献 | 第68-69页 |