| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 前言 | 第9-11页 |
| ·课题研究目标 | 第9页 |
| ·课题开发环境 | 第9页 |
| ·课题研究意义 | 第9-10页 |
| ·论文各章节内容概述 | 第10-11页 |
| 第二章 前向纠错相关知识介绍 | 第11-16页 |
| ·差错控制的基本分类 | 第11-12页 |
| ·前向纠错(FEC,Forward Error Correction) | 第11页 |
| ·反馈重发(ARQ,Automatic repeat Request) | 第11页 |
| ·混合纠错(HEC,Hybrid Error Correction) | 第11-12页 |
| ·常用的纠突发错误的方法 | 第12-15页 |
| ·交错码 | 第12页 |
| ·乘积码 | 第12-13页 |
| ·奇偶校验乘积码 | 第13-14页 |
| ·交织 | 第14页 |
| ·采用特定编码方式 | 第14-15页 |
| ·方案选择 | 第15页 |
| ·本章小结 | 第15-16页 |
| 第三章 开发工具介绍 | 第16-27页 |
| ·MATLAB 仿真工具简介 | 第16-17页 |
| ·硬件平台 | 第17-20页 |
| ·FPGA 简介 | 第17-18页 |
| ·FPGA 器件的选择 | 第18-19页 |
| ·FPGA 开发板 | 第19-20页 |
| ·开发及验证工具 | 第20-21页 |
| ·Altera QuartusII Series | 第20-21页 |
| ·Mentor Graphics Modelsim | 第21页 |
| ·FPGA 设计方法与流程 | 第21-25页 |
| ·TOP-DOWN 设计方法 | 第21-23页 |
| ·FPGA 设计流程 | 第23-25页 |
| ·VerilogHDL 硬件描述语言 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第四章 FEC 系统结构设计 | 第27-35页 |
| ·系统构建 | 第27-30页 |
| ·需求分析 | 第27-28页 |
| ·MATLAB 仿真结果 | 第28-30页 |
| ·测试模块整体构架 | 第30-34页 |
| ·信号发生器module source | 第30-31页 |
| ·发送模块:module tx | 第31页 |
| ·误码发生器module noise | 第31-32页 |
| ·接收模块module rx | 第32-33页 |
| ·误码检测模块module bitcnt | 第33-34页 |
| ·测试模块与开发板间的接口 | 第34页 |
| ·本章小结 | 第34-35页 |
| 第五章 发送与接收模块的设计与实现 | 第35-59页 |
| ·tx 模块设计与实现 | 第35-46页 |
| ·tx 模块各内部功能模块简介 | 第35-37页 |
| ·tx 模块中的数据处理流程 | 第37页 |
| ·tx 模块详解 | 第37-45页 |
| ·tx 模块编译结果 | 第45-46页 |
| ·rx 模块设计与实现 | 第46-58页 |
| ·rx 模块各内部功能模块简介 | 第46-48页 |
| ·rx 模块中的数据处理流程 | 第48页 |
| ·rx 模块详解 | 第48-58页 |
| ·rx 模块编译结果 | 第58页 |
| ·本章小结 | 第58-59页 |
| 第六章 设计验证测试与性能分析 | 第59-69页 |
| ·FEC 模块设计功能验证 | 第59-61页 |
| ·设计验证流程 | 第59页 |
| ·验证结果 | 第59-61页 |
| ·系统测试 | 第61-64页 |
| ·测试平台 | 第61-63页 |
| ·测试结果 | 第63-64页 |
| ·性能分析 | 第64-68页 |
| ·纠错效果 | 第64页 |
| ·资源与工作频率 | 第64-67页 |
| ·数据处理速度 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 第七章 结论和展望 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 个人简历 | 第73页 |
