基于FPGA的战术数据链中高速RS码的实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-13页 |
| ·课题的意义及应用背景 | 第8-9页 |
| ·战术数据链系统模型与差错控制 | 第9-12页 |
| ·设计目标和论文研究工作 | 第12-13页 |
| 第二章 纠错码基本理论 | 第13-18页 |
| ·线性分组码 | 第13-14页 |
| ·循环码 | 第14-16页 |
| ·BCH 码 | 第16-18页 |
| 第三章 RS 码纠错算法 | 第18-25页 |
| ·RS 码概述 | 第18页 |
| ·RS 码的定义及性质 | 第18-19页 |
| ·RS 码的编码原理 | 第19-23页 |
| ·多项式加法器 | 第19页 |
| ·多项式乘法电路 | 第19-22页 |
| ·多项式除法电路 | 第22-23页 |
| ·多项式乘除法器 | 第23页 |
| ·RS 码的译码原理 | 第23-25页 |
| 第四章 RS 译码 | 第25-30页 |
| ·伴随式计算 | 第25-26页 |
| ·求解错误多项式 | 第26-28页 |
| ·求差错位置数 | 第28-29页 |
| ·求差错幅值 | 第29-30页 |
| 第五章 RS 编译码器的FPGA 实现 | 第30-41页 |
| ·IP 核开发流程 | 第30-31页 |
| ·FPGA 设计流程 | 第31-34页 |
| ·设计输入 | 第32-33页 |
| ·设计实现 | 第33页 |
| ·设计仿真测试及验证 | 第33-34页 |
| ·编译码器的FPGA 实现 | 第34-41页 |
| ·编译码器的主要设计指标 | 第34-35页 |
| ·RS 编码器的设计实现 | 第35-37页 |
| ·RS 译码器的设计实现 | 第37-41页 |
| 第六章 仿真与验证 | 第41-49页 |
| ·仿真 | 第41-46页 |
| ·编码器逻辑仿真 | 第41-43页 |
| ·译码器逻辑仿真 | 第43-45页 |
| ·顶层模块仿真 | 第45-46页 |
| ·验证方案 | 第46-49页 |
| ·子模块测试与验证 | 第46-47页 |
| ·顶层模块测试与验证 | 第47-49页 |
| 结束语 | 第49-50页 |
| 参考文献 | 第50-52页 |
| 致谢 | 第52-53页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第53页 |
