65nm工艺下高速运算单元及容软错功能设计
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-18页 |
| ·课题研究背景 | 第11-14页 |
| ·X处理器中的整数执行部件 | 第11-12页 |
| ·软错误机理 | 第12-14页 |
| ·国内外相关研究 | 第14-16页 |
| ·运算单元性能的发展 | 第14-15页 |
| ·软错误的发展 | 第15-16页 |
| ·课题研究内容 | 第16页 |
| ·文章组织 | 第16-18页 |
| 第二章 基于混合结构的高速加法器设计 | 第18-37页 |
| ·混合型高速加法器算法 | 第18-23页 |
| ·混合型高速加法器电路设计 | 第23-26页 |
| ·电路风格分析 | 第23-24页 |
| ·混合型高速加法器电路设计 | 第24-26页 |
| ·混合型高速加法器版图设计 | 第26-33页 |
| ·布图规划 | 第27-30页 |
| ·单元版图设计 | 第30-32页 |
| ·全局版图设计 | 第32-33页 |
| ·混合型高速加法器模拟验证 | 第33-36页 |
| ·模拟环境 | 第33页 |
| ·模拟结果及分析 | 第33-36页 |
| ·本章小结 | 第36-37页 |
| 第三章 基于混合结构的高速移位器设计 | 第37-49页 |
| ·混合型高速移位器算法研究 | 第37-38页 |
| ·混合型高速移位器电路设计 | 第38-43页 |
| ·数据扩展 | 第38-39页 |
| ·数据选择 | 第39-40页 |
| ·数据移位 | 第40-43页 |
| ·混合型高速移位器版图设计 | 第43-46页 |
| ·混合型高速移位器模拟验证 | 第46-48页 |
| ·模拟环境 | 第46页 |
| ·模拟结果及分析 | 第46-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 基于天然冗余资源的容软错加法器设计 | 第49-61页 |
| ·组合逻辑电路的软错误 | 第49-51页 |
| ·组合逻辑电路容软错技术 | 第51-53页 |
| ·TMR | 第51页 |
| ·DMR | 第51-52页 |
| ·DTS | 第52页 |
| ·STS | 第52-53页 |
| ·基于天然冗余资源的容软错加法器设计 | 第53-57页 |
| ·容软错加法器模拟验证 | 第57-60页 |
| ·模拟方法 | 第57-58页 |
| ·模拟结果及分析 | 第58-60页 |
| ·本章小结 | 第60-61页 |
| 第五章 总结与展望 | 第61-62页 |
| ·全文工作总结 | 第61页 |
| ·工作展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-66页 |
| 作者在学期间取得的学术成果 | 第66页 |
