高速卫星通信中LDPC编译码器的研究与FPGA实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题来源、背景及意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-13页 |
| 1.2.1 LDPC码的发展与现状 | 第9-11页 |
| 1.2.2 LDPC编译码器的研究现状 | 第11-12页 |
| 1.2.3 国内研究现状 | 第12-13页 |
| 1.3 本文的主要研究内容及结构安排 | 第13-14页 |
| 第2章 LDPC码相关理论 | 第14-27页 |
| 2.1 LDPC码的定义及表示 | 第14-15页 |
| 2.2 系统QC-LDPC码的编码方法 | 第15-17页 |
| 2.2.1 结构性编码方法 | 第15-16页 |
| 2.2.2 RU编码算法 | 第16-17页 |
| 2.3 LDPC码的译码 | 第17-24页 |
| 2.3.1 消息传递算法 | 第17-19页 |
| 2.3.2 BP译码算法 | 第19-22页 |
| 2.3.3 SPA算法 | 第22-23页 |
| 2.3.4 最小和译码算法 | 第23-24页 |
| 2.4 AWGN信道仿真原理 | 第24-25页 |
| 2.5 编译码方案选择 | 第25-26页 |
| 2.5.1 LDPC编码方案选择 | 第25页 |
| 2.5.2 译码方案选择 | 第25-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第3章 译码器的方案选择、参数确定与性能分析 | 第27-37页 |
| 3.1 密度进化理论 | 第27-29页 |
| 3.2 内存读写错误对MSA译码器的影响 | 第29-35页 |
| 3.2.1 有读写差错的MSA模型 | 第30-31页 |
| 3.2.2 线性量化与量程 | 第31-32页 |
| 3.2.3 量程与量化位宽对收敛门限的影响 | 第32-34页 |
| 3.2.4 内存读写错误对误码平层的影响 | 第34-35页 |
| 3.2.5 内存读写错误对收敛速度的影响 | 第35页 |
| 3.3 译码器参数选择 | 第35-36页 |
| 3.4 本章小结 | 第36-37页 |
| 第4章 LDPC码编译码的FPGA实现 | 第37-58页 |
| 4.1 LDPC编码器硬件设计与实现 | 第37-43页 |
| 4.1.1 编码器原理 | 第37-38页 |
| 4.1.2 LDPC码编码器总体方案 | 第38-40页 |
| 4.1.3 循环移位寄存器 | 第40-41页 |
| 4.1.4 中间变量寄存器更新模块 | 第41-42页 |
| 4.1.5 编码控制模块 | 第42页 |
| 4.1.6 性能仿真与综合报告 | 第42-43页 |
| 4.2 LDPC码译码器的FPGA实现 | 第43-55页 |
| 4.2.1 LDPC译码器原理 | 第43-45页 |
| 4.2.2 LDPC译码器总体方案 | 第45-46页 |
| 4.2.3 存储模块与并行度设计 | 第46-48页 |
| 4.2.4 校验节点更新模块 | 第48-49页 |
| 4.2.5 变量节点更新模块 | 第49-50页 |
| 4.2.6 高并行度与规避地址冲突 | 第50-53页 |
| 4.2.7 硬判决校验模块 | 第53-54页 |
| 4.2.8 控制模块 | 第54页 |
| 4.2.9 性能仿真与综合报告 | 第54-55页 |
| 4.3 AWGN信道仿真器的FPGA实现 | 第55-57页 |
| 4.3.1 AWGN信道仿真器实现方案 | 第55-56页 |
| 4.3.2 AWGN信道仿真器仿真结果与性能分析 | 第56-57页 |
| 4.4 整体仿真 | 第57页 |
| 4.5 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 附录 | 第59-62页 |
| 攻读硕士学位期间发表的学术论文 | 第62-63页 |
| 参考文献 | 第63-69页 |
| 致谢 | 第69页 |
