| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 IEEE 1394 标准的发展历史 | 第7页 |
| 1.2 IEEE 1394a 的技术优势 | 第7-9页 |
| 1.2.1 IEEE 1394a 串行总线的主要特点 | 第7-8页 |
| 1.2.2 IEEE 1394a 与 USB 总线的比较 | 第8-9页 |
| 1.3 国内外研究现状 | 第9页 |
| 1.4 论文主要工作及内容安排 | 第9-11页 |
| 第二章 IEEE 1394a 体系结构简述 | 第11-15页 |
| 2.1 IEEE 1394a 拓扑结构 | 第11-12页 |
| 2.2 IEEE 1394a 协议体系结构 | 第12-15页 |
| 2.2.1 物理层 | 第13页 |
| 2.2.2 链路层 | 第13页 |
| 2.2.3 事务层 | 第13-14页 |
| 2.2.4 串行总线管理层 | 第14-15页 |
| 第三章 链路层芯片 | 第15-31页 |
| 3.1 链路层芯片的结构功能及服务 | 第15-17页 |
| 3.1.1 链路层结构简介 | 第15-16页 |
| 3.1.2 链路层功能概述 | 第16页 |
| 3.1.3 链路层服务 | 第16-17页 |
| 3.2 链路层数据包 | 第17-26页 |
| 3.2.1 基本包 | 第17-22页 |
| 3.2.1.1 异步包 | 第18-22页 |
| 3.2.1.2 等时包 | 第22页 |
| 3.2.2 物理包 | 第22-25页 |
| 3.2.3 确认包 | 第25-26页 |
| 3.3 链路层核心 | 第26-29页 |
| 3.3.1 数据包发送器 | 第26-27页 |
| 3.3.2 数据包接收器 | 第27-28页 |
| 3.3.3 循环定时器 | 第28页 |
| 3.3.4 CRC 发生器 | 第28-29页 |
| 3.4 小结 | 第29-31页 |
| 第四章 链路层芯片的系统架构及模块设计 | 第31-55页 |
| 4.1 链路层芯片的系统架构概述 | 第31-35页 |
| 4.1.1 设计模块划分 | 第31-32页 |
| 4.1.2 模块功能描述 | 第32-35页 |
| 4.2 链路层芯片核心模块的行为设计 | 第35-38页 |
| 4.2.1 包发送操作设计 | 第35-37页 |
| 4.2.2 包接收操作设计 | 第37-38页 |
| 4.2.3 循环定时器行为设计 | 第38页 |
| 4.2.4 CRC 校验行为设计 | 第38页 |
| 4.3 PHY-Link 接口行为设计 | 第38-51页 |
| 4.3.1 PHY-Link 接口信号 | 第38-40页 |
| 4.3.2 双向接口的控制权 | 第40-42页 |
| 4.3.3 发送过程中的具体操作 | 第42-47页 |
| 4.3.4 接收过程中的具体操作 | 第47-48页 |
| 4.3.5 接收状态信息过程中的操作 | 第48-49页 |
| 4.3.6 访问物理层寄存器操作 | 第49-51页 |
| 4.4 Alpha 模式下增强功能的实现 | 第51-53页 |
| 4.4.1 仲裁加速控制位的产生 | 第51-52页 |
| 4.4.2 仲裁加速请求与级联包的发送条件 | 第52-53页 |
| 4.5 小结 | 第53-55页 |
| 第五章 链路层芯片模型的验证 | 第55-63页 |
| 5.1 概述 | 第55页 |
| 5.2 功能验证技术 | 第55页 |
| 5.3 链路层芯片的验证 | 第55-60页 |
| 5.3.1 验证结果时序图及分析 | 第55页 |
| 5.3.2 发送各类型数据包的时序图 | 第55-58页 |
| 5.3.3 接收各类型数据包的时序图 | 第58-60页 |
| 5.4 结论 | 第60-63页 |
| 第六章 论文总结 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-70页 |