| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·数字通信与信道编码 | 第7-8页 |
| ·信道编码技术及其发展 | 第8-9页 |
| ·信道编码技术 | 第8页 |
| ·信道编码发展 | 第8-9页 |
| ·本文的主要研究工作和内容安排 | 第9-11页 |
| 第二章 卷积编码及Viterbi译码算法 | 第11-21页 |
| ·卷积码编码 | 第11-15页 |
| ·卷积码的一般结构 | 第11-12页 |
| ·卷积码的描述 | 第12-15页 |
| ·Viterbi译码算法 | 第15-19页 |
| ·Viterbi译码算法的描述 | 第15-18页 |
| ·Viterbi译码的特点 | 第18-19页 |
| ·小结 | 第19-21页 |
| 第三章 卷积编码及Viterbi译码性能研究 | 第21-33页 |
| ·Viterbi译码算法的误码性能 | 第21-23页 |
| ·二进制对称信道(BSC)中Viterbi译码算法的误码性能 | 第21-22页 |
| ·高斯信道中Viterbi译码器输出的误码率 | 第22-23页 |
| ·卷积编码及Viterbi译码的性能仿真 | 第23-30页 |
| ·卷积编码及Viterbi译码过程 | 第23-25页 |
| ·仿真通信系统模型 | 第25-26页 |
| ·卷积码的Matlab仿真及其性能分析 | 第26-30页 |
| ·其他译码方案的性能比较 | 第30-32页 |
| ·小结 | 第32-33页 |
| 第四章 Viterbi算法的FPGA实现 | 第33-49页 |
| ·系统硬件平台 | 第33-34页 |
| ·Viterbi译码器的FPGA设计 | 第34-46页 |
| ·Viterbi译码器的总体设计 | 第34-36页 |
| ·卷积编码器的设计 | 第36-37页 |
| ·Viterbi译码器的组成框图 | 第37-38页 |
| ·时钟模块 | 第38-39页 |
| ·加比选(ACS)蝶形单元 | 第39-42页 |
| ·寄存器交换模块 | 第42-44页 |
| ·输出模块和测试模块 | 第44-46页 |
| ·译码仿真结果分析 | 第46-48页 |
| ·小结 | 第48-49页 |
| 第五章 OFDM中卷积增信删余的自适应编码 | 第49-61页 |
| ·自适应传输技术 | 第49-51页 |
| ·自适应技术 | 第49-50页 |
| ·自适应编码调制 | 第50-51页 |
| ·增信删余的实现 | 第51-57页 |
| ·增信删余实现过程 | 第51-54页 |
| ·增信删余的FPGA实现 | 第54-56页 |
| ·增信删余的仿真结果分析 | 第56-57页 |
| ·基于卷积码增信删余的自适应方案 | 第57-59页 |
| ·自适应方案框图 | 第58页 |
| ·自适应方案具体描述 | 第58-59页 |
| ·小结 | 第59-61页 |
| 结束语 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |