| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 研究背景和意义 | 第7页 |
| 1.2 国内外研究现状 | 第7-9页 |
| 1.2.1 国外研究现状 | 第7-8页 |
| 1.2.2 国内研究现状 | 第8-9页 |
| 1.3 本文的主要工作和论文组织结构 | 第9-11页 |
| 第二章 软件无线电理论及开发平台 | 第11-27页 |
| 2.1 信号采样理论 | 第11-14页 |
| 2.1.1 中频欠采样和“过采样”方案 | 第12-14页 |
| 2.2 高效数字滤波器 | 第14-20页 |
| 2.2.1 信号的整数倍抽取内插 | 第14-16页 |
| 2.2.2 数字滤波器设计的理论基础 | 第16-17页 |
| 2.2.3 D=2~M倍半带滤波器 | 第17-18页 |
| 2.2.4 积分梳状滤波器(CIC滤波器) | 第18-20页 |
| 2.3 数字信号的正交变换 | 第20-21页 |
| 2.4 数字信号的量化设计 | 第21-23页 |
| 2.5 系统开发平台 | 第23-27页 |
| 2.5.1 系统开发语言Verilog HDL简介 | 第23-24页 |
| 2.5.2 ALTERA公司的QUARTUS系统 | 第24-27页 |
| 第三章 调制解调器设计与FPGA实现 | 第27-51页 |
| 3.1 引言 | 第27页 |
| 3.2 调制解调器性能指标要求 | 第27-28页 |
| 3.3 调制器设计与实现 | 第28-32页 |
| 3.3.1 差分编码 | 第28-29页 |
| 3.3.2 扩频编码 | 第29-30页 |
| 3.3.3 基带成形 | 第30-32页 |
| 3.4 解调器设计与实现 | 第32-51页 |
| 3.4.1 数字下变频 | 第33页 |
| 3.4.2 匹配滤波器和位同步 | 第33-41页 |
| 3.4.3 载波同步 | 第41-48页 |
| 3.4.4 判决和差分译码 | 第48-51页 |
| 第四章 调制解调器硬件设计 | 第51-61页 |
| 4.1 系统硬件平台简介 | 第51-52页 |
| 4.2 硬件电路及其接口设计 | 第52-58页 |
| 4.2.1 FPGA的选择 | 第52页 |
| 4.2.2 数模转换器AD9763同FPGA的接口设计 | 第52-53页 |
| 4.2.3 AD9763同正交调制器ADL5375的接口设计 | 第53-55页 |
| 4.2.4 模数转换器AD9218同FPGA的接口设计 | 第55页 |
| 4.2.5 AGC电路设计 | 第55-58页 |
| 4.2.6 时钟产生电路 | 第58页 |
| 4.3 FPGA的初始化过程 | 第58-61页 |
| 第五章 调制解调器测试 | 第61-67页 |
| 5.1 性能测试 | 第61-65页 |
| 5.1.1 误码性能测试 | 第61-63页 |
| 5.1.2 AGC性能测试 | 第63-64页 |
| 5.1.3 测试数据分析 | 第64-65页 |
| 5.2 实物 | 第65-67页 |
| 第六章 结束语 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-73页 |
| 研究成果 | 第73页 |
