摘要 | 第3-5页 |
Abstract | 第5-7页 |
注释表 | 第13-14页 |
第1章 引言 | 第14-21页 |
1.1 数字通信系统和信道编码技术 | 第14-15页 |
1.2 LDPC码构造方法的研究现状 | 第15-18页 |
1.3 课题的研究意义 | 第18-19页 |
1.4 课题的结构安排 | 第19-20页 |
1.5 本章小结 | 第20-21页 |
第2章 LDPC码的理论分析 | 第21-31页 |
2.1 LDPC码概述 | 第21-24页 |
2.1.1 LDPC码的定义 | 第21-23页 |
2.1.2 LDPC码的表示方法 | 第23-24页 |
2.2 LDPC码的构造方法分析 | 第24-27页 |
2.2.1 Mackay构造法 | 第25页 |
2.2.2 PEG构造法 | 第25-26页 |
2.2.3 有限几何构造法 | 第26-27页 |
2.3 LDPC码的编码算法分析 | 第27-29页 |
2.3.1 通过校验矩阵间接编码算法 | 第27-28页 |
2.3.2 通过校验矩阵直接编码算法 | 第28-29页 |
2.4 LDPC码的译码算法分析 | 第29-30页 |
2.5 本章小结 | 第30-31页 |
第3章 QC-LDPC码的理论分析 | 第31-45页 |
3.1 QC-LDPC码的定义 | 第31-33页 |
3.1.1 Type-Ⅰ QC-LDPC码的定义 | 第31-32页 |
3.1.2 Type-Ⅱ QC-LDPC码的定义 | 第32-33页 |
3.2 QC-LDPC码性能的评估指标分析 | 第33-37页 |
3.2.1 误码率 | 第34页 |
3.2.2 编码增益 | 第34-35页 |
3.2.3 与香农限的距离 | 第35页 |
3.2.4 EXIT图 | 第35-37页 |
3.3 影响QC-LDPC码性能的主要因素分析 | 第37-42页 |
3.3.1 码长 | 第37-38页 |
3.3.2 码率 | 第38-39页 |
3.3.3 围长 | 第39-40页 |
3.3.4 最小距离 | 第40-41页 |
3.3.5 译码迭代次数 | 第41-42页 |
3.4 QC-LDPC码的FPGA实现分析 | 第42-44页 |
3.5 本章小结 | 第44-45页 |
第4章 基于Hoey序列的QC-LDPC码构造方法研究 | 第45-65页 |
4.1 Hoey序列的定义 | 第45-46页 |
4.2 基于Hoey序列围长为8的低列重QC-LDPC码构造方法 | 第46-56页 |
4.2.1 校验矩阵的构造 | 第46-48页 |
4.2.2 围长至少为8的性质证明 | 第48-52页 |
4.2.3 仿真及性能分析 | 第52-56页 |
4.3 基于Hoey序列的非规则Type-Ⅱ QC-LDPC码构造方法 | 第56-63页 |
4.3.1 B_2(mod m)序列的定义 | 第56-57页 |
4.3.2 校验矩阵的构造 | 第57-58页 |
4.3.3 围长至少为6的性质证明 | 第58-60页 |
4.3.4 仿真及性能分析 | 第60-63页 |
4.4 两种构造方法的编码复杂度分析 | 第63-64页 |
4.5 本章小结 | 第64-65页 |
第5章 基于Fibonacci序列的QC-LDPC码构造方法研究 | 第65-90页 |
5.1 Fibonacci序列的定义 | 第65-66页 |
5.2 基于Fibonacci序列围长为8的低列重QC-LDPC码构造方法 | 第66-75页 |
5.2.1 校验矩阵的构造 | 第67-69页 |
5.2.2 围长至少为8的性质证明 | 第69-72页 |
5.2.3 仿真及性能分析 | 第72-75页 |
5.3 基于Fibonacci序列可快速编码的非规则QC-LDPC码构造方法 | 第75-88页 |
5.3.1 校验矩阵的构造 | 第76-79页 |
5.3.2 围长至少为6的性质证明 | 第79-82页 |
5.3.3 快速编码算法 | 第82-83页 |
5.3.4 编码复杂度分析 | 第83-84页 |
5.3.5 仿真及性能分析 | 第84-88页 |
5.4 本章小结 | 第88-90页 |
第6章 总结与展望 | 第90-94页 |
6.1 论文总结 | 第90-93页 |
6.2 论文展望 | 第93-94页 |
参考文献 | 第94-101页 |
致谢 | 第101-102页 |
攻读硕士学位期间从事的科研工作及取得的成果 | 第102页 |