| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景和发展前景 | 第14-15页 |
| 1.2 课题研究现状 | 第15-17页 |
| 1.2.1 差错控制技术的相关研究 | 第15-17页 |
| 1.2.2 NAND Flash存储干扰的相关研究 | 第17页 |
| 1.3 研究意义及前景展望 | 第17-18页 |
| 1.4 本文主要工作和内容安排 | 第18-20页 |
| 第二章 NAND Flash基础 | 第20-34页 |
| 2.1 闪存的特性 | 第20-22页 |
| 2.1.1 闪存的类型 | 第20-21页 |
| 2.1.2 NAND Flash的结构 | 第21页 |
| 2.1.3 ECC校验 | 第21-22页 |
| 2.2 闪存的操作方式 | 第22-30页 |
| 2.2.1 读操作 | 第22-24页 |
| 2.2.2 编程操作 | 第24-27页 |
| 2.2.3 擦除操作 | 第27-30页 |
| 2.3 NAND闪存的信道模型和干扰源 | 第30-31页 |
| 2.3.1 单元间干扰 | 第30页 |
| 2.3.2 PE循环操作的影响 | 第30-31页 |
| 2.4 纠错码中软判决和硬判决简介 | 第31-32页 |
| 2.5 本章小结 | 第32-34页 |
| 第三章 NAND Flash软判决纠错码纠错方式 | 第34-46页 |
| 3.1 NAND Flash软判决纠错码应用背景 | 第34-36页 |
| 3.1.1 存储单元编码方式 | 第34-35页 |
| 3.1.2 单元间干扰 | 第35-36页 |
| 3.2 BCH码与LDPC码 | 第36-40页 |
| 3.2.1 LDPC码 | 第36页 |
| 3.2.2 和积译码算法 | 第36-39页 |
| 3.2.3 BCH码 | 第39-40页 |
| 3.3 软判决中LLR值的计算 | 第40-43页 |
| 3.4 实验结果及分析 | 第43-44页 |
| 3.5 本章小结 | 第44-46页 |
| 第四章 基于RS码的NAND Flash硬判决纠错码研究 | 第46-56页 |
| 4.1 MLC型NAND Flash的单元间干扰方式 | 第46-48页 |
| 4.2 RS码介绍 | 第48-49页 |
| 4.3 干扰下的信道模拟 | 第49-53页 |
| 4.3.1 干扰信道的模拟结果 | 第49-51页 |
| 4.3.2 最优参考电压对结果的改善 | 第51-53页 |
| 4.4 实验结果及分析 | 第53-55页 |
| 4.5 本章小结 | 第55-56页 |
| 第五章 结论和展望 | 第56-58页 |
| 5.1 研究结论 | 第56页 |
| 5.2 研究展望 | 第56-58页 |
| 参考文献 | 第58-62页 |
| 致谢 | 第62-64页 |
| 作者简介 | 第64-65页 |
