| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 课题研究的背景 | 第16-17页 |
| 1.2 DVB-S2标准FEC系统简介 | 第17-19页 |
| 1.3 论文主要研究内容及结构安排 | 第19-22页 |
| 第二章 DVB-S2标准FEC系统及其编译码算法 | 第22-48页 |
| 2.1 BCH编译码算法 | 第22-32页 |
| 2.1.1 BCH码的特点 | 第22页 |
| 2.1.2 BCH码编译码算法原理 | 第22-29页 |
| 2.1.3 BCH码的性能仿真 | 第29-32页 |
| 2.2. DVB-S2标准中LDPC码及其编译码算法 | 第32-47页 |
| 2.2.1 LDPC码概述 | 第32页 |
| 2.2.2 LDPC码的表示及校验矩阵的构造 | 第32-37页 |
| 2.2.3 LDPC码编码算法 | 第37-40页 |
| 2.2.4 LDPC码译码算法 | 第40-44页 |
| 2.2.5 算法性能比较 | 第44-47页 |
| 2.3 本章小结 | 第47-48页 |
| 第三章 DVB-S2标准LDPC码译码器的FPGA实现 | 第48-64页 |
| 3.1 LDPC译码器硬件架构的参数选择 | 第48-51页 |
| 3.1.1 译码器并行度的选择 | 第48-49页 |
| 3.1.2 LDPC译码器迭代次数的选择 | 第49-51页 |
| 3.2 LDPC码译码器的设计与实现 | 第51-59页 |
| 3.2.1 LDPC码译码器的设计 | 第51-56页 |
| 3.2.2 LDPC码译码器的实现 | 第56-59页 |
| 3.3 Modelsim仿真、ISE综合 | 第59-62页 |
| 3.3.1 LDPC码编译码器的性能分析 | 第59-60页 |
| 3.3.2 LDPC码编译码器的Modelsim功能仿真 | 第60页 |
| 3.3.3 LDPC码编译码器的逻辑综合与静态时序分析 | 第60-62页 |
| 3.4 本章小结 | 第62-64页 |
| 第四章 DVB-S2标准LDPC与BCH级联码 | 第64-74页 |
| 4.1 BCH+LDPC级联码性能分析 | 第64页 |
| 4.2 BCH+LDPC级联码的FPGA实现 | 第64-72页 |
| 4.2.1 Modelsim仿真、ISE综合 | 第64-65页 |
| 4.2.2 基于Xilinx芯片的下载测试 | 第65-72页 |
| 4.3 本章小结 | 第72-74页 |
| 第五章 总结与展望 | 第74-76页 |
| 5.1 论文总结 | 第74页 |
| 5.2 未来工作展望 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 致谢 | 第80-82页 |
| 作者简介 | 第82-83页 |
| 1. 基本情况 | 第82页 |
| 2. 教育背景 | 第82页 |
| 3. 在学期间的研究成果 | 第82-83页 |
