| 摘要 | 第4-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 课题研究背景与意义 | 第9-11页 |
| 1.2 国内外研究现状及发展方向 | 第11-12页 |
| 1.3 本文主要内容及论文结构 | 第12-14页 |
| 第二章 可逆逻辑电路基础 | 第14-23页 |
| 2.1 可逆逻辑电路概述 | 第14-15页 |
| 2.1.1 可逆逻辑与可逆计算 | 第14页 |
| 2.1.2 可逆逻辑电路的主要指标 | 第14-15页 |
| 2.2 可逆逻辑门 | 第15-20页 |
| 2.2.1 一位可逆逻辑门 | 第15-16页 |
| 2.2.2 多位可逆逻辑门 | 第16-20页 |
| 2.3 可逆逻辑电路综合方法 | 第20-22页 |
| 2.3.1 主要综合方法介绍 | 第20-21页 |
| 2.3.2 设计方法的比较分析 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 基于Verilog的可逆逻辑描述方法 | 第23-31页 |
| 3.1 硬件描述语言概述 | 第23-24页 |
| 3.2 Verilog的描述方式 | 第24-26页 |
| 3.2.1 数据流描述 | 第24-25页 |
| 3.2.2 行为描述 | 第25页 |
| 3.2.3 结构化描述 | 第25-26页 |
| 3.3 仿真和验证 | 第26-27页 |
| 3.3.1 建立Testbench | 第26-27页 |
| 3.3.2 波形编辑器 | 第27页 |
| 3.4 Verilog描述可逆逻辑的基本方法 | 第27-30页 |
| 3.4.1 基本方法概述 | 第27-28页 |
| 3.4.2 常用可逆逻辑门的Verilog描述 | 第28-30页 |
| 3.5 本章小结 | 第30-31页 |
| 第四章 基于Verilog的16位可逆ALU设计 | 第31-47页 |
| 4.1 设计思路 | 第31-32页 |
| 4.2 可逆全加器的设计 | 第32-35页 |
| 4.2.1 经典加法器 | 第32-33页 |
| 4.2.2 可逆加法器的原理设计 | 第33-34页 |
| 4.2.3 利用Verilog描述可逆全加器 | 第34-35页 |
| 4.3 16位可逆ALU的原理设计 | 第35-37页 |
| 4.3.1 算术运算单元 | 第35-36页 |
| 4.3.2 逻辑运算单元 | 第36-37页 |
| 4.4 利用Verilog描述16位可逆ALU | 第37-38页 |
| 4.5 仿真与验证 | 第38-41页 |
| 4.5.1 算术运算 | 第38-39页 |
| 4.5.2 逻辑运算 | 第39-41页 |
| 4.6 较复杂16位可逆ALU的设计 | 第41-46页 |
| 4.6.1 基于Verilog设计较复杂16位ALU | 第42页 |
| 4.6.2 仿真与验证 | 第42-46页 |
| 4.7 本章小结 | 第46-47页 |
| 第五章 利用Verilog混合描述方式设计可逆逻辑电路 | 第47-52页 |
| 5.1 Verilog混合描述方式 | 第47页 |
| 5.2 generate语句的用法 | 第47-49页 |
| 5.3 基于混合描述方式的可逆全加器设计 | 第49-51页 |
| 5.4 本章小结 | 第51-52页 |
| 第六章 总结与展望 | 第52-54页 |
| 6.1 全文总结 | 第52页 |
| 6.2 展望 | 第52-54页 |
| 参考文献 | 第54-57页 |
| 攻读学位期间的研究成果 | 第57-58页 |
| 致谢 | 第58-59页 |
| 附件 1：16位可逆ALU的Verilog代码 | 第59-62页 |
| 附录 2：16位较复杂可逆ALU的Verilog代码 | 第62-67页 |
| 附录 3：混合描述方式设计可逆全加器的Verilog代码 | 第67-68页 |
