| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 大整数除法的研究背景及研究意义 | 第14-15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 论文内容的安排 | 第16-18页 |
| 第二章 相关基础知识 | 第18-36页 |
| 2.1 数论基础知识 | 第18-21页 |
| 2.2 对普通除法器的介绍 | 第21-22页 |
| 2.2.1 传统的除法器的算法 | 第21-22页 |
| 2.2.2 循环型除法器的算法 | 第22页 |
| 2.2.3 普通除法器的小节 | 第22页 |
| 2.3 大整数的基本运算简介 | 第22-25页 |
| 2.3.1 大数的表示方法 | 第22-23页 |
| 2.3.2 大整数的加法运算 | 第23-24页 |
| 2.3.3 大整数的减法运算 | 第24页 |
| 2.3.4 大整数的乘法运算 | 第24-25页 |
| 2.4 几种大整数除法的算法 | 第25-29页 |
| 2.4.1 牛顿迭代法 | 第25-26页 |
| 2.4.2 对求倒数法的改进 | 第26-27页 |
| 2.4.3 浮点除法 | 第27-28页 |
| 2.4.4 估商试除法 | 第28-29页 |
| 2.5 SRAM简介 | 第29-33页 |
| 2.5.1 SRAM的结构介绍 | 第29-32页 |
| 2.5.2 SRAM的工作原理 | 第32-33页 |
| 2.6 本章小结 | 第33-36页 |
| 第三章 大整数除法器的实现 | 第36-54页 |
| 3.1 Verilog HDL硬件描述语言简介 | 第36-37页 |
| 3.1.1 硬件描述语言 | 第36页 |
| 3.1.2 Verilog HDL的在数字集成电路设计中的优点 | 第36-37页 |
| 3.2 大整数除法器的框架设计 | 第37-39页 |
| 3.3 对部分寄存器的介绍和对存储器的要求 | 第39-44页 |
| 3.3.1 对部分寄存器的介绍 | 第39-43页 |
| 3.3.2 存储器的要求 | 第43-44页 |
| 3.4 大整数除法器的模块介绍 | 第44-52页 |
| 3.4.1 数零模块 | 第44-45页 |
| 3.4.2 小数除法模块 | 第45-46页 |
| 3.4.3 大整数乘法控制模块 | 第46-47页 |
| 3.4.4 大整数乘法运算模块 | 第47-48页 |
| 3.4.5 大整数除法控制模块 | 第48-51页 |
| 3.4.6 SRAM控制模块 | 第51-52页 |
| 3.5 本章小结 | 第52-54页 |
| 第四章 大整数除法器的仿真与验证 | 第54-60页 |
| 4.1 验证平台的搭建 | 第54-55页 |
| 4.1.1 仿真与验证概述 | 第54页 |
| 4.1.2 测试平台的搭建 | 第54-55页 |
| 4.2 大整数除法器的功能仿真 | 第55-57页 |
| 4.2.1 仿真工具的简介 | 第55页 |
| 4.2.2 仿真结果分析 | 第55-57页 |
| 4.3 综合与后仿 | 第57-58页 |
| 4.4 本章小结 | 第58-60页 |
| 第五章 总结与展望 | 第60-62页 |
| 5.1 本论文的总结 | 第60页 |
| 5.2 对未来的展望 | 第60-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-66页 |
| 作者简介 | 第66-67页 |