| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-12页 |
| ·课题背景和意义 | 第8-9页 |
| ·国内外研究和应用 | 第9-10页 |
| ·卷积码和Viterbi 译码器的现状和发展动态 | 第9页 |
| ·RAKE 接收机的技术现状和应用 | 第9-10页 |
| ·本文主要研究内容与结构 | 第10-12页 |
| 第2章 Viterbi 译码算法与RAKE 接收机原理 | 第12-21页 |
| ·卷积码简介 | 第12-13页 |
| ·Viterbi 译码原理 | 第13-15页 |
| ·译码准则 | 第13-14页 |
| ·Viterbi 译码算法 | 第14-15页 |
| ·分集技术简介 | 第15-16页 |
| ·RAKE 接收机技术 | 第16-20页 |
| ·本章小节 | 第20-21页 |
| 第3章 Viterbi 译码器与RAKE 接收机的设计 | 第21-45页 |
| ·系统语言设计与开发平台介绍 | 第21-22页 |
| ·Verilog HDL 简介 | 第21页 |
| ·ISE 简介 | 第21-22页 |
| ·卷积码编码器设计 | 第22-23页 |
| ·并行Viterbi 译码器设计 | 第23-28页 |
| ·时钟信息 | 第24页 |
| ·度量的加-比-选运算 | 第24-27页 |
| ·路径转移与路径保存 | 第27页 |
| ·状态控制 | 第27页 |
| ·译码输出 | 第27-28页 |
| ·Viterbi 译码器优化设计 | 第28-35页 |
| ·时钟信息 | 第28-29页 |
| ·度量的加-比-选运算 | 第29-30页 |
| ·译码路径计算 | 第30-33页 |
| ·路径转移与路径保存 | 第33-34页 |
| ·回溯 | 第34-35页 |
| ·RAKE 接收机设计 | 第35-44页 |
| ·时钟信息 | 第36-37页 |
| ·径搜索部分 | 第37-40页 |
| ·控制部分 | 第40页 |
| ·解扩部分 | 第40-42页 |
| ·同步模块 | 第42页 |
| ·延迟线 | 第42-44页 |
| ·本章小节 | 第44-45页 |
| 第4章 Viterbi 译码器和RAKE 接收机仿真 | 第45-51页 |
| ·测试环境及测试内容 | 第45页 |
| ·并行Viterbi 译码器测试 | 第45-46页 |
| ·优化Viterbi 译码器测试 | 第46-48页 |
| ·RAKE 接收机测试 | 第48-50页 |
| ·本章小节 | 第50-51页 |
| 结论 | 第51-52页 |
| 参考文献 | 第52-56页 |
| 哈尔滨工业大学硕士学位论文原创性声明 | 第56页 |
| 哈尔滨工业大学硕士学位论文使用授权书 | 第56页 |
| 哈尔滨工业大学硕士学位涉密论文管理 | 第56-57页 |
| 致谢 | 第57页 |
