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基于FPGA的电涡流缓速器控制系统的设计

摘要第1-5页
Abstract第5-7页
目录第7-10页
TABLE OF CONTENTS第10-13页
第一章 绪论第13-18页
   ·课题研究背景及意义第13-16页
     ·课题研究的背景分析第13-14页
     ·国内外现状第14-15页
     ·研究意义第15-16页
   ·本课题的来源及研究的主要内容第16-18页
     ·课题来源第16页
     ·课题研究的主要内容第16-18页
第二章 汽车缓速器的工作原理第18-24页
   ·汽车制动第18-21页
     ·汽车制动原理第18-19页
     ·汽车辅助制动装置的分类第19-21页
   ·电涡流缓速器结构及工作原理第21-23页
     ·电涡流缓速器的机械结构第21页
     ·电涡流缓速器的工作原理第21-22页
     ·电涡流缓速器制动力矩第22-23页
     ·电涡流缓速器的传统电控方法第23页
   ·本章小结第23-24页
第三章 BP神经网络PID控制器的设计第24-35页
   ·缓速器的BP神经网络PID控制第24-25页
   ·BP神经网络PID控制原理第25-29页
     ·BP神经网络PID控制器的构成第25-26页
     ·BP神经网络模型第26-27页
     ·BP神经网络PID控制算法第27-29页
   ·BP神经网络PID控制器的实现第29-34页
     ·BP神经网络PID控制器的设计步骤及流程图第29-30页
     ·BP神经网络PID控制器的Matlab仿真第30-32页
     ·BP神经网络PID控制器的硬件加速第32-34页
   ·本章小结第34-35页
第四章 缓速器控制系统的硬件设计第35-53页
   ·FPGA技术的应用第35-37页
     ·FPGA简介第35-36页
     ·控制核心的选型第36-37页
   ·系统硬件设计第37-41页
     ·系统硬件框图第37-38页
     ·FPGA配置电路第38-39页
     ·FPGA电源电路第39-40页
     ·PWM驱动电路第40页
     ·LCD接口电路第40-41页
   ·数字锁相环测速方法第41-51页
     ·常用测速方法概述第41-43页
     ·数字锁相环测速原理第43-49页
     ·系统仿真第49-50页
     ·测速实验第50-51页
   ·系统抗干扰设计第51-52页
   ·本章小结第52-53页
第五章 嵌入式软核的定制第53-71页
   ·Nios II体系结构第53-55页
     ·NIOS II处理器结构第53-54页
     ·NIOS II处理器运行模式第54页
     ·NIOS II处理器的异常处理第54-55页
   ·定制NIOS II软核第55-60页
     ·定制PIO第56-58页
     ·定制SDRAM控制器第58页
     ·定制定时器第58-59页
     ·定制DMA控制器第59-60页
   ·自定制基于Avalon总线的部件第60-67页
     ·Avalon总线简介第61-62页
     ·Avalon总线信号第62-64页
     ·定制AD控制器第64-67页
   ·NIOS II配置及引脚锁定第67-69页
     ·配置Nios II基地址与中断优先级第67-68页
     ·目标器件设置与引脚锁定第68-69页
   ·本章小结第69-71页
第六章 系统软件的设计第71-81页
   ·系统软件开发环境第71-74页
     ·Nios II IDE简介第71-72页
     ·μC/OS实时操作系统第72-74页
   ·系统软件设计第74-80页
     ·主体程序的设计第74-77页
     ·液晶显示驱动第77-78页
     ·能量调度第78-79页
     ·C语言的硬件加速第79-80页
   ·本章小结第80-81页
结论第81-82页
参考文献第82-85页
攻读学位期间发表的论文及科研获奖第85-87页
致谢第87-88页
附录第88-100页

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