基于FPGA的电涡流缓速器控制系统的设计
摘要 | 第1-5页 |
Abstract | 第5-7页 |
目录 | 第7-10页 |
TABLE OF CONTENTS | 第10-13页 |
第一章 绪论 | 第13-18页 |
·课题研究背景及意义 | 第13-16页 |
·课题研究的背景分析 | 第13-14页 |
·国内外现状 | 第14-15页 |
·研究意义 | 第15-16页 |
·本课题的来源及研究的主要内容 | 第16-18页 |
·课题来源 | 第16页 |
·课题研究的主要内容 | 第16-18页 |
第二章 汽车缓速器的工作原理 | 第18-24页 |
·汽车制动 | 第18-21页 |
·汽车制动原理 | 第18-19页 |
·汽车辅助制动装置的分类 | 第19-21页 |
·电涡流缓速器结构及工作原理 | 第21-23页 |
·电涡流缓速器的机械结构 | 第21页 |
·电涡流缓速器的工作原理 | 第21-22页 |
·电涡流缓速器制动力矩 | 第22-23页 |
·电涡流缓速器的传统电控方法 | 第23页 |
·本章小结 | 第23-24页 |
第三章 BP神经网络PID控制器的设计 | 第24-35页 |
·缓速器的BP神经网络PID控制 | 第24-25页 |
·BP神经网络PID控制原理 | 第25-29页 |
·BP神经网络PID控制器的构成 | 第25-26页 |
·BP神经网络模型 | 第26-27页 |
·BP神经网络PID控制算法 | 第27-29页 |
·BP神经网络PID控制器的实现 | 第29-34页 |
·BP神经网络PID控制器的设计步骤及流程图 | 第29-30页 |
·BP神经网络PID控制器的Matlab仿真 | 第30-32页 |
·BP神经网络PID控制器的硬件加速 | 第32-34页 |
·本章小结 | 第34-35页 |
第四章 缓速器控制系统的硬件设计 | 第35-53页 |
·FPGA技术的应用 | 第35-37页 |
·FPGA简介 | 第35-36页 |
·控制核心的选型 | 第36-37页 |
·系统硬件设计 | 第37-41页 |
·系统硬件框图 | 第37-38页 |
·FPGA配置电路 | 第38-39页 |
·FPGA电源电路 | 第39-40页 |
·PWM驱动电路 | 第40页 |
·LCD接口电路 | 第40-41页 |
·数字锁相环测速方法 | 第41-51页 |
·常用测速方法概述 | 第41-43页 |
·数字锁相环测速原理 | 第43-49页 |
·系统仿真 | 第49-50页 |
·测速实验 | 第50-51页 |
·系统抗干扰设计 | 第51-52页 |
·本章小结 | 第52-53页 |
第五章 嵌入式软核的定制 | 第53-71页 |
·Nios II体系结构 | 第53-55页 |
·NIOS II处理器结构 | 第53-54页 |
·NIOS II处理器运行模式 | 第54页 |
·NIOS II处理器的异常处理 | 第54-55页 |
·定制NIOS II软核 | 第55-60页 |
·定制PIO | 第56-58页 |
·定制SDRAM控制器 | 第58页 |
·定制定时器 | 第58-59页 |
·定制DMA控制器 | 第59-60页 |
·自定制基于Avalon总线的部件 | 第60-67页 |
·Avalon总线简介 | 第61-62页 |
·Avalon总线信号 | 第62-64页 |
·定制AD控制器 | 第64-67页 |
·NIOS II配置及引脚锁定 | 第67-69页 |
·配置Nios II基地址与中断优先级 | 第67-68页 |
·目标器件设置与引脚锁定 | 第68-69页 |
·本章小结 | 第69-71页 |
第六章 系统软件的设计 | 第71-81页 |
·系统软件开发环境 | 第71-74页 |
·Nios II IDE简介 | 第71-72页 |
·μC/OS实时操作系统 | 第72-74页 |
·系统软件设计 | 第74-80页 |
·主体程序的设计 | 第74-77页 |
·液晶显示驱动 | 第77-78页 |
·能量调度 | 第78-79页 |
·C语言的硬件加速 | 第79-80页 |
·本章小结 | 第80-81页 |
结论 | 第81-82页 |
参考文献 | 第82-85页 |
攻读学位期间发表的论文及科研获奖 | 第85-87页 |
致谢 | 第87-88页 |
附录 | 第88-100页 |