高速数字设计中的信号完整性研究
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-10页 |
| 第二章 传输线原理 | 第10-16页 |
| 2．1 传输线结构 | 第10-11页 |
| 2．2 波形传播 | 第11页 |
| 2．3 传输线参数 | 第11-16页 |
| 2．3．1 特性阻抗 | 第13-14页 |
| 2．3．2 传播速度、传播时间和传播距离 | 第14-16页 |
| 第三章 信号完整性的基本理论 | 第16-32页 |
| 3．1 高速数字系统的信号完整性定义 | 第16-17页 |
| 3．2 传输线的反射 | 第17-23页 |
| 3．2．1 入射波和反射波 | 第17-18页 |
| 3．2．2 多次反射和网格图 | 第18-23页 |
| 3．3 串扰 | 第23-27页 |
| 3．3．1 容性耦合 | 第23-25页 |
| 3．3．2 感性耦合 | 第25-26页 |
| 3．3．3 综合串扰 | 第26-27页 |
| 3．4 同步开关噪声 | 第27-32页 |
| 3．4．1 芯片内部开关噪声 | 第28-29页 |
| 3．4．2 芯片外部开关噪声 | 第29-30页 |
| 3．4．3 等效电感衡量SSN | 第30-32页 |
| 第四章 信号完整性问题的解决 | 第32-49页 |
| 4．1 阻抗匹配与端接方案 | 第32-37页 |
| 4．1．1 典型的传输线端接策略 | 第32-36页 |
| 4．1．2 多负载的端接 | 第36页 |
| 4．1．3 不同工艺器件的端接策略 | 第36-37页 |
| 4．2 端接技术的仿真分析 | 第37-39页 |
| 4．3 串扰的仿真分析 | 第39-45页 |
| 4．3．1 两线间距 P对串扰大小的影响 | 第40-41页 |
| 4．3．2 平行长度对串扰的影响 | 第41-42页 |
| 4．3．3 干扰源信号频率及上升时间对串扰的影响 | 第42-43页 |
| 4．3．4 地平面对串扰的影响 | 第43-44页 |
| 4．3．5 针对串扰的几点重要结论 | 第44-45页 |
| 4．4 有关SSN(同步开关噪声) | 第45-49页 |
| 4．4．1 电源阻抗的设计 | 第46-47页 |
| 4．4．2 去耦电容的应用 | 第47-49页 |
| 第五章 结束语 | 第49-51页 |
| 致谢 | 第51-52页 |
| 参考文献 | 第52-53页 |
