| 第一章 概述 | 第1-17页 |
| 1．1 可编程逻辑器件的发展 | 第13页 |
| 1．2 可编程逻辑器件的基本结构 | 第13-14页 |
| 1．3 可编程逻辑器件的测试进展及存在的问题 | 第14-15页 |
| 1．4 课题研究来源、研究内容与实际意义 | 第15-17页 |
| 第二章 与或阵列结构的传统可测性设计及边界扫描测试技术 | 第17-37页 |
| 2．1 故障模型 | 第17页 |
| 2．2 传统的可测性设计 | 第17-31页 |
| 2．2．1 使用特殊编码的并发性可测试设计 | 第18-19页 |
| 2．2．2 采用奇偶检测的可测性设计 | 第19-22页 |
| 2．2．3 采用特征值分析的可测性设计 | 第22-25页 |
| 2．2．4 分块测试法 | 第25-27页 |
| 2．2．5 可测性设计方法的评估 | 第27-31页 |
| 2．3 边界扫描测试 | 第31-37页 |
| 第三章 基于末端倒置的可测性设计 | 第37-56页 |
| 3．1 可测性设计面临的问题及解决方案 | 第37-38页 |
| 3．2 可测性设计 | 第38-46页 |
| 3．2．1 方法的构造 | 第38-40页 |
| 3．2．2 向量测试过程 | 第40-41页 |
| 3．2．3 测试故障分析 | 第41-44页 |
| 3．2．4 向量产生、施加电路 | 第44-45页 |
| 3．2．5 响应结果分析电路 | 第45-46页 |
| 3．3 测试方法评价 | 第46-48页 |
| 3．4 方法应用的条件及编程要求 | 第48-53页 |
| 3．4．1 采用三极管和NMOS管的固定与或阵列结构 | 第49-50页 |
| 3．4．2 采用一次可编程技术的二极管和三极管与或阵列 | 第50页 |
| 3．4．3 采用可擦除可编程(EP)技术，使用SIMOS构成的与或阵列 | 第50-51页 |
| 3．4．4 采用电可擦除可编程(E~2P)技术，使用NMOS管构成的与或阵列 | 第51-52页 |
| 3．4．5 采用快闪存储器技术，使用N沟道MOS制作的与或阵列 | 第52页 |
| 3．4．6 采用SRAM技术的与或阵列 | 第52页 |
| 3．4．7 小结 | 第52-53页 |
| 3．5 几种特殊情况的处理 | 第53-56页 |
| 3．5．1 末端或门等效 | 第53-54页 |
| 3．5．2 部分电路测试的可测性处理 | 第54-56页 |
| 第四章 大规模可编程逻辑器件的可测性设计及测试流程 | 第56-65页 |
| 4．1 简介 | 第56页 |
| 4．2 检测、响应电路的可测性设计 | 第56-58页 |
| 4．3 内含D触发器的处理 | 第58-59页 |
| 4．4 内含异或门的可测性处理 | 第59-60页 |
| 4．5 边界扫描测试技术的应用 | 第60页 |
| 4．6 测试向量产生与施加 | 第60-62页 |
| 4．6．1 无JTAG接口电路的测试向量产生和施加 | 第60-62页 |
| 4．6．2 含有JTAG接口电路的测试矢量的产生和施加 | 第62页 |
| 4．7 内建自测试设计方案 | 第62-64页 |
| 4．8 大规模PLD的测试方案 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| 5．1 课题研究总结 | 第65页 |
| 5．2 今后工作中应研究的方向 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 攻读硕士学位期间发表的论文 | 第71-72页 |
