| 目录 | 第1-8页 |
| 第一章 绪论 | 第8-13页 |
| ·课题背景及来源 | 第8-10页 |
| ·课题研究的主要内容 | 第10-11页 |
| ·第一阶段主要研究内容 | 第10-11页 |
| ·第二阶段主要研究内容 | 第11页 |
| ·论文安排 | 第11-13页 |
| 第二章 可重构计算技术基础 | 第13-25页 |
| ·可重构计算研究方法 | 第14-16页 |
| ·可重构计算研究内容 | 第16-20页 |
| ·开发可重构计算原型验证系统 | 第17页 |
| ·研究新的FPGA结构 | 第17-18页 |
| ·混合系统研究 | 第18页 |
| ·全重构处理器 | 第18页 |
| ·支持软件 | 第18页 |
| ·重构配置信息管理机制 | 第18-19页 |
| ·性能评价和应用系统 | 第19-20页 |
| ·可重构计算结构研究分类 | 第20-23页 |
| ·宿主机与可重构逻辑松耦合 | 第20页 |
| ·处理器与可重构逻辑松耦合 | 第20-21页 |
| ·处理器与可重构逻辑紧耦合 | 第21-22页 |
| ·处理器、存储器与可重构逻辑紧耦合 | 第22-23页 |
| ·可重构计算设计软件分类 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 FPGA结构剖析 | 第25-39页 |
| ·可编程门阵列通用逻辑结构 | 第26-28页 |
| ·ALTERA公司APEX20K FPGA结构 | 第28-38页 |
| ·Altera APEX概述 | 第29页 |
| ·Altera APEX功能描述 | 第29-38页 |
| ·Altera APEX MegaLAB结构 | 第30-34页 |
| ·快速互连结构(FastTrack Interconnect) | 第34-35页 |
| ·乘积项逻辑结构(Product-Term Logic) | 第35-37页 |
| ·嵌入系统块ESB(Embedded System Block) | 第37-38页 |
| ·APEX20K I/O结构 | 第38页 |
| ·小结 | 第38-39页 |
| 第四章 数字图象处理可重构结构设计 | 第39-50页 |
| ·概述 | 第39-41页 |
| ·在单片FPGA上实现卷积定制运算 | 第41-44页 |
| ·矩阵卷积运算说明 | 第41-42页 |
| ·矩阵卷积运算乘法器设计 | 第42-44页 |
| ·矩阵卷积运算中央处理器结构设计 | 第44页 |
| ·卷积运算器指令生成 | 第44-46页 |
| ·系统可重构双存储器结构设计 | 第46-49页 |
| ·系统存储器总体结构 | 第46-48页 |
| ·ISA地址转换器结构 | 第48-49页 |
| ·卷积运算输入/出控制器结构 | 第49页 |
| ·系统可重构处理器接口结构设计 | 第49-50页 |
| 第五章 数字图象处理可重构算法研究 | 第50-57页 |
| ·概述 | 第50页 |
| ·系统重构方法研究 | 第50-52页 |
| ·静态重构与动态重构 | 第51页 |
| ·指令重构与函数重构 | 第51-52页 |
| ·系统重构装置研究 | 第52-57页 |
| ·系统重构主装置 | 第52-55页 |
| ·APEX器件下载配置方法及设备 | 第52-54页 |
| ·重构触发器设计 | 第54-55页 |
| ·多路复用器设计 | 第55页 |
| ·系统重构辅助装置 | 第55-57页 |
| 第六章 可重构计算PCB及扩展设计 | 第57-66页 |
| ·系统功能设计 | 第57-58页 |
| ·板面布局 | 第57-58页 |
| ·系统重构装置设计 | 第58页 |
| ·锁相环设计 | 第58-60页 |
| ·用户接口 | 第60页 |
| ·接口驱动设计 | 第60-65页 |
| ·兼容TTL接口设计 | 第60-61页 |
| ·PCI接口设计 | 第61-62页 |
| ·扩展连接接口设计 | 第62-63页 |
| ·68路连接器设计 | 第63页 |
| ·扩展插槽连接器设计 | 第63-64页 |
| ·电源接口设计 | 第64-65页 |
| ·系统功耗估算 | 第65-66页 |
| 第七章 结束语 | 第66-69页 |
