摘要 | 第1-5页 |
Abstract | 第5-10页 |
第1章 绪论 | 第10-15页 |
·课题的来源 | 第10-11页 |
·与课题相关的技术及发展现状 | 第11-13页 |
·感应电机谐波特性分析的方法 | 第11-12页 |
·感应电机特性分析硬件单元的设计 | 第12-13页 |
·本论文主要研究工作 | 第13-15页 |
第2章 FPGA 及VHDL | 第15-28页 |
·FPGA 器件简介 | 第15-16页 |
·Cyclone 系列芯片简介 | 第16-18页 |
·Cyclone 系列FPGA 主要特性 | 第16-17页 |
·Cyclone 系列FPGA 的配置方式 | 第17-18页 |
·FPGA 主要外围电路设计 | 第18-19页 |
·电源电路 | 第18-19页 |
·时钟产生电路 | 第19页 |
·异步串行接口 | 第19页 |
·JTAG 接口 | 第19页 |
·基于FPGA 系统的开发 | 第19-27页 |
·FPGA 的设计流程 | 第21-23页 |
·VHDL 简介 | 第23-27页 |
·本章小结 | 第27-28页 |
第3章 感应电机特性分析硬件单元算法的研究 | 第28-36页 |
·数学理论及算法 | 第28-35页 |
·离散傅立叶变换原理 | 第28页 |
·快速傅立叶变换原理 | 第28-29页 |
·基2 算法讨论 | 第29-35页 |
·本章小结 | 第35-36页 |
第4章 感应电机特性分析硬件单元框图及工作原理 | 第36-53页 |
·感应电机特性分析硬件单元的讨论 | 第36-40页 |
·结构与硬件设计 | 第36-38页 |
·单级蝶算基本部件的设计 | 第38-39页 |
·采用单个蝶算单元所构成的硬件单元实现办法 | 第39-40页 |
·硬件单元工作过程 | 第40页 |
·硬件单元的结构图 | 第40-42页 |
·蝶形运算单元 | 第42-45页 |
·地址发生单元 | 第45-48页 |
·蝶形发生器 | 第46页 |
·级发生器 | 第46页 |
·iod 与staged 信号产生模块 | 第46页 |
·输入输出地址发生器 | 第46-47页 |
·RAM 地址发生器 | 第47-48页 |
·延时单元 | 第48页 |
·ROM 地址发生器 | 第48页 |
·控制器 | 第48-50页 |
·FSM(Finite State Machine) | 第48-49页 |
·本次设计的FSM | 第49-50页 |
·RAM | 第50-51页 |
·ROM | 第51页 |
·本章小结 | 第51-53页 |
第5章 感应电机特性分析硬件单元浮点数加法器设计 | 第53-61页 |
·IEEE 标准单精度浮点数加法器设计 | 第53-55页 |
·IEEE 单精度浮点数标准 | 第53-54页 |
·浮点数加(减)法 | 第54页 |
·基于VHDL 的浮点数加法器设计 | 第54-55页 |
·感应电机特性分析硬件单元中浮点加法器的设计 | 第55-59页 |
·浮点加法器的硬件实现 | 第55-56页 |
·浮点加法器的框图 | 第56页 |
·减法器单元 | 第56-57页 |
·交换单元 | 第57页 |
·移位单元 | 第57-58页 |
·求和单元 | 第58页 |
·标准化单元 | 第58-59页 |
·控制单元 | 第59页 |
·IEEE 标准单精度浮点数乘法器设计 | 第59-60页 |
·本章小结 | 第60-61页 |
第6章 感应电机特性分析硬件单元仿真测试 | 第61-72页 |
·感应电机特性分析硬件单元性能分析 | 第61-62页 |
·资源利用情况 | 第61页 |
·速度运行情况 | 第61-62页 |
·FPGA 仿真验证 | 第62-69页 |
·仿真测试方案 | 第62页 |
·仿真测试步骤 | 第62-69页 |
·测试结果及分析 | 第69-71页 |
·本章小结 | 第71-72页 |
第7章 集成UART 核的硬件单元验证平台的建立 | 第72-87页 |
·验证平台的建立 | 第72-73页 |
·UART 核的设计 | 第73-79页 |
·其他设计 | 第79-85页 |
·时钟管理模块(PLL) | 第79-84页 |
·数据模块 | 第84-85页 |
·本章小结 | 第85-87页 |
结论 | 第87-89页 |
附录A | 第89-90页 |
附录B | 第90-91页 |
附录C | 第91-94页 |
参考文献 | 第94-97页 |
攻读硕士学位期间发表的论文 | 第97-98页 |
致谢 | 第98页 |