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基于FPGA的感应电机特性分析硬件单元的设计

摘要第1-5页
Abstract第5-10页
第1章 绪论第10-15页
   ·课题的来源第10-11页
   ·与课题相关的技术及发展现状第11-13页
     ·感应电机谐波特性分析的方法第11-12页
     ·感应电机特性分析硬件单元的设计第12-13页
   ·本论文主要研究工作第13-15页
第2章 FPGA 及VHDL第15-28页
   ·FPGA 器件简介第15-16页
   ·Cyclone 系列芯片简介第16-18页
     ·Cyclone 系列FPGA 主要特性第16-17页
     ·Cyclone 系列FPGA 的配置方式第17-18页
   ·FPGA 主要外围电路设计第18-19页
     ·电源电路第18-19页
     ·时钟产生电路第19页
     ·异步串行接口第19页
     ·JTAG 接口第19页
   ·基于FPGA 系统的开发第19-27页
     ·FPGA 的设计流程第21-23页
     ·VHDL 简介第23-27页
   ·本章小结第27-28页
第3章 感应电机特性分析硬件单元算法的研究第28-36页
   ·数学理论及算法第28-35页
     ·离散傅立叶变换原理第28页
     ·快速傅立叶变换原理第28-29页
     ·基2 算法讨论第29-35页
   ·本章小结第35-36页
第4章 感应电机特性分析硬件单元框图及工作原理第36-53页
   ·感应电机特性分析硬件单元的讨论第36-40页
     ·结构与硬件设计第36-38页
     ·单级蝶算基本部件的设计第38-39页
     ·采用单个蝶算单元所构成的硬件单元实现办法第39-40页
   ·硬件单元工作过程第40页
   ·硬件单元的结构图第40-42页
   ·蝶形运算单元第42-45页
   ·地址发生单元第45-48页
     ·蝶形发生器第46页
     ·级发生器第46页
     ·iod 与staged 信号产生模块第46页
     ·输入输出地址发生器第46-47页
     ·RAM 地址发生器第47-48页
     ·延时单元第48页
     ·ROM 地址发生器第48页
   ·控制器第48-50页
     ·FSM(Finite State Machine)第48-49页
     ·本次设计的FSM第49-50页
   ·RAM第50-51页
   ·ROM第51页
   ·本章小结第51-53页
第5章 感应电机特性分析硬件单元浮点数加法器设计第53-61页
   ·IEEE 标准单精度浮点数加法器设计第53-55页
     ·IEEE 单精度浮点数标准第53-54页
     ·浮点数加(减)法第54页
     ·基于VHDL 的浮点数加法器设计第54-55页
   ·感应电机特性分析硬件单元中浮点加法器的设计第55-59页
     ·浮点加法器的硬件实现第55-56页
     ·浮点加法器的框图第56页
     ·减法器单元第56-57页
     ·交换单元第57页
     ·移位单元第57-58页
     ·求和单元第58页
     ·标准化单元第58-59页
     ·控制单元第59页
   ·IEEE 标准单精度浮点数乘法器设计第59-60页
   ·本章小结第60-61页
第6章 感应电机特性分析硬件单元仿真测试第61-72页
   ·感应电机特性分析硬件单元性能分析第61-62页
     ·资源利用情况第61页
     ·速度运行情况第61-62页
   ·FPGA 仿真验证第62-69页
     ·仿真测试方案第62页
     ·仿真测试步骤第62-69页
   ·测试结果及分析第69-71页
   ·本章小结第71-72页
第7章 集成UART 核的硬件单元验证平台的建立第72-87页
   ·验证平台的建立第72-73页
   ·UART 核的设计第73-79页
   ·其他设计第79-85页
     ·时钟管理模块(PLL)第79-84页
     ·数据模块第84-85页
   ·本章小结第85-87页
结论第87-89页
附录A第89-90页
附录B第90-91页
附录C第91-94页
参考文献第94-97页
攻读硕士学位期间发表的论文第97-98页
致谢第98页

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