HEVC帧内编解码关键模块设计
| 中文摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 研究背景与意义 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 论文主要研究工作和章节安排 | 第12-14页 |
| 第二章 HEVC编解码关键技术 | 第14-25页 |
| 2.1 HEVC编码框架 | 第14-15页 |
| 2.2 基于四叉树的编码树单元 | 第15-17页 |
| 2.2.1 编码单元CU | 第15-16页 |
| 2.2.2 预测单元PU | 第16-17页 |
| 2.2.3 变换单元TU | 第17页 |
| 2.3 预测编码 | 第17-19页 |
| 2.3.1 帧内预测 | 第18-19页 |
| 2.3.2 帧间预测 | 第19页 |
| 2.4 变换编码 | 第19-20页 |
| 2.5 熵编解码技术 | 第20-24页 |
| 2.5.1 HEVC中CABAC编码技术 | 第21-23页 |
| 2.5.2 HEVC中CABAC解码技术 | 第23-24页 |
| 2.6 本章小结 | 第24-25页 |
| 第三章 基于脉动阵列的部分蝶型DCT优化算法 | 第25-48页 |
| 3.1 离散余弦变换简介 | 第25-27页 |
| 3.2. HEVC中的整数DCT | 第27-31页 |
| 3.2.1 整数DCT系数矩阵 | 第27-29页 |
| 3.2.2 整数DCT变换过程 | 第29-31页 |
| 3.3 基于脉动的部分蝶型DCT算法 | 第31-35页 |
| 3.3.1 部分蝶型算法 | 第31-33页 |
| 3.3.2 常数乘法器的移位加减法设计 | 第33-34页 |
| 3.3.3 脉动阵列 | 第34-35页 |
| 3.4 基于脉动阵列的DCT硬件设计 | 第35-41页 |
| 3.4.1 32点输入数据重排模块 | 第36-37页 |
| 3.4.2 32Add/Sub模块 | 第37页 |
| 3.4.3 Odd32模块 | 第37-38页 |
| 3.4.4 基于脉动的Even复用模块 | 第38-41页 |
| 3.5 功能仿真与综合结果分析 | 第41-46页 |
| 3.5.1 仿真与综合环境 | 第41-42页 |
| 3.5.2 功能仿真结果分析 | 第42-45页 |
| 3.5.3 综合结果分析 | 第45-46页 |
| 3.6 本章小结 | 第46-48页 |
| 第四章 基于查表的HEVC量化设计 | 第48-57页 |
| 4.1 HEVC中的量化 | 第48-51页 |
| 4.2 量化硬件电路设计 | 第51-54页 |
| 4.2.1 查表单元 | 第51-53页 |
| 4.2.2 偏移量处理单元 | 第53页 |
| 4.2.3 核心计算单元 | 第53-54页 |
| 4.3 功能仿真与综合结果分析 | 第54-56页 |
| 4.3.1 功能仿真结果分析 | 第54-56页 |
| 4.3.2 综合结果分析 | 第56页 |
| 4.4 本章小结 | 第56-57页 |
| 第五章 HEVC中CABAC解码模块硬件设计 | 第57-78页 |
| 5.1 HEVC中熵解码框架 | 第57-58页 |
| 5.2 HEVC中CABAC解码过程 | 第58-59页 |
| 5.3 CABAC解码器优化 | 第59-64页 |
| 5.3.1 关键路径延迟优化 | 第59-61页 |
| 5.3.2 上下文模型的提前预测 | 第61-64页 |
| 5.4 HEVC CABAC硬件解码设计 | 第64-73页 |
| 5.4.1 常规解码引擎硬件设计 | 第64-66页 |
| 5.4.2 旁路解码引擎硬件设计 | 第66-67页 |
| 5.4.3 终止解码引擎硬件设计 | 第67-68页 |
| 5.4.4 反二值化解码电路设计 | 第68-73页 |
| 5.5 仿真与综合结果分析 | 第73-77页 |
| 5.5.1 功能仿真结果分析 | 第73-77页 |
| 5.5.2 综合结果分析 | 第77页 |
| 5.6 本章小结 | 第77-78页 |
| 总结与展望 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-86页 |
| 个人简历、在学期间的研究成果及发表的学术论文 | 第86页 |
