基于FPGA+DSP架构的高频测速声纳数字信号处理平台设计
| 摘要 | 第6-7页 |
| abstract | 第7页 |
| 第1章 绪论 | 第11-17页 |
| 1.1 论文背景及和意义 | 第11-12页 |
| 1.2 相关技术发展现状 | 第12-15页 |
| 1.2.1 测速声纳国内外现状 | 第12-13页 |
| 1.2.2 FPGA和DSP发展及现状 | 第13-14页 |
| 1.2.3 回波信号记录途径现状 | 第14-15页 |
| 1.2.4 测速声纳平台设计现状 | 第15页 |
| 1.3 主要研究内容 | 第15-17页 |
| 第2章 系统硬件设计与实现 | 第17-38页 |
| 2.1 系统硬件总体方案设计 | 第17-20页 |
| 2.1.1 功能需求分析 | 第17页 |
| 2.1.2 关键指标分析及方案设计 | 第17-20页 |
| 2.2 实际硬件电路设计 | 第20-26页 |
| 2.2.1 信号采集电路设计 | 第21-22页 |
| 2.2.2 DSP外围电路设计 | 第22-23页 |
| 2.2.3 FPGA外围电路设计 | 第23-26页 |
| 2.3 FPGA功能模块设计 | 第26-31页 |
| 2.3.1 数据采集传输模块设计 | 第26-29页 |
| 2.3.2 同步控制模块设计 | 第29-30页 |
| 2.3.3 McBSP接口通信模块设计 | 第30-31页 |
| 2.4 NiosⅡ处理器软核搭建 | 第31-36页 |
| 2.4.1 必要组件 | 第32页 |
| 2.4.2 以太网功能组件 | 第32-33页 |
| 2.4.3 存储器控制组件 | 第33-34页 |
| 2.4.4 控制组件 | 第34-35页 |
| 2.4.5 自定义RAM组件设计 | 第35-36页 |
| 2.4.6 NiosⅡ系统建立及资源分析 | 第36页 |
| 2.5 本章小结 | 第36-38页 |
| 第3章 系统软件设计与实现 | 第38-54页 |
| 3.1 NiosⅡ处理器软件设计 | 第38-45页 |
| 3.1.1 处理器功能需求分析 | 第38-39页 |
| 3.1.2 处理器软件工作流程分析 | 第39-40页 |
| 3.1.3 NiosⅡ处理器软件模块设计 | 第40-45页 |
| 3.2 DSP实时信号处理程序设计 | 第45-53页 |
| 3.2.1 DSP片上程序设计 | 第45-47页 |
| 3.2.2 抗混叠滤波设计与实现 | 第47-49页 |
| 3.2.3 脉冲对测频算法原理与实现 | 第49-53页 |
| 3.3 本章小结 | 第53-54页 |
| 第4章 系统平台测试分析 | 第54-62页 |
| 4.1 FPGA片上自定义模块测试 | 第54-55页 |
| 4.1.1 AD采集控制模块测试 | 第54页 |
| 4.1.2 向DSP传输数据模块测试 | 第54-55页 |
| 4.2 NiosⅡ系统测试 | 第55-57页 |
| 4.2.1 TCP/IP连接测试 | 第55-56页 |
| 4.2.2 中断测试 | 第56-57页 |
| 4.3 DSP信号实时处理测试 | 第57-58页 |
| 4.3.1 回波信号正确性测试 | 第57页 |
| 4.3.2 脉冲对测频测试 | 第57-58页 |
| 4.4 数据网络传输测试 | 第58-60页 |
| 4.4.1 传输速度测试 | 第58-59页 |
| 4.4.2 数据传输正确性测试 | 第59-60页 |
| 4.5 测频结果上传测试 | 第60-61页 |
| 4.6 本章小结 | 第61-62页 |
| 结论 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 致谢 | 第67-69页 |
| 附录 | 第69-70页 |
