| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究的背景及意义 | 第9-10页 |
| 1.2 研究现状 | 第10-13页 |
| 1.3 论文工作及结构安排 | 第13-14页 |
| 1.4 本章小结 | 第14-15页 |
| 第二章 基于FPGA的Huffman编码并行实现与高速存储系统设计方案 | 第15-20页 |
| 2.1 Huffman编码 | 第15-17页 |
| 2.2 系统总体设计 | 第17-19页 |
| 2.3 本章小结 | 第19-20页 |
| 第三章 基于FPGA的Huffman编码并行实现及高速存储系统实现 | 第20-45页 |
| 3.1 Huffman编码模块设计 | 第20-25页 |
| 3.1.1 统计模块 | 第20-22页 |
| 3.1.2 排序模块 | 第22-24页 |
| 3.1.3 二叉树及编码模块 | 第24-25页 |
| 3.2 高速存储系统设计模块设计 | 第25-35页 |
| 3.2.1 读/写异步FIFO模块设计 | 第26-27页 |
| 3.2.2 DDR3 SDRAM控制器设计 | 第27-30页 |
| 3.2.3 基于FPGA的DDR3 SDRAM控制器IP核的设计 | 第30-32页 |
| 3.2.4 高速读写控制器及其时序 | 第32-35页 |
| 3.3 软件实现统计、排序模块 | 第35-38页 |
| 3.4 系统的软硬件平台与开发流程 | 第38-40页 |
| 3.4.1FPGA系统开发流程 | 第38-39页 |
| 3.4.2 软硬件开发平台 | 第39页 |
| 3.4.3 硬件描述语言 | 第39-40页 |
| 3.5 系统时钟和全局复位 | 第40-43页 |
| 3.5.1 全局时钟和局部时钟设计 | 第40-41页 |
| 3.5.2 全局复位设计 | 第41-43页 |
| 3.6 本章总结 | 第43-45页 |
| 第四章 基于FPGA的Huffman编码高速存储系统硬件平台搭建与测试分析 | 第45-52页 |
| 4.1 硬件平台检测 | 第45-46页 |
| 4.2 Huffman编码结果与分析 | 第46-48页 |
| 4.3 关键路径时间计算 | 第48-49页 |
| 4.4 存储效率测试 | 第49-51页 |
| 4.5 本章总结 | 第51-52页 |
| 结论 | 第52-54页 |
| 参考文献 | 第54-57页 |
| 攻读硕士学位期间的研究成果 | 第57-58页 |
| 致谢 | 第58页 |
