| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-14页 |
| ·研究背景与国内外现状 | 第8-9页 |
| ·研究目的 | 第9-11页 |
| ·论文章节概述 | 第11-14页 |
| 第二章 基于SRAM的FPGA可编程逻辑块结构设计 | 第14-32页 |
| ·可编程逻辑块的FPGA系统级结构 | 第14-17页 |
| ·配置存储器与逻辑单元电路的关系 | 第14-15页 |
| ·配置存储器与FPGA配置系统的关系 | 第15-17页 |
| ·可编程逻辑块面向用户的逻辑结构的设计 | 第17-31页 |
| ·基本逻辑单元定义与构思 | 第17-19页 |
| ·查找表输入数与速度面积的关系 | 第19-20页 |
| ·可编程逻辑块中基本逻辑单元的数量与FPGA速度面积的关系 | 第20-24页 |
| ·实验法及CAD工具寻找较优的查找表（LUT）输入数与基本逻辑单元（BLE）数 | 第24-27页 |
| ·可编程逻辑块面向用户的逻辑结构总图 | 第27-31页 |
| ·本章小结 | 第31-32页 |
| 第三章 基于SRAM的FPGA可编程逻辑块具体电路的实现 | 第32-50页 |
| ·配置存储器SRAM电路的设计 | 第32-33页 |
| ·查找表(LUT)模块电路的设计 | 第33-42页 |
| ·查找表SRAM模块电路实现 | 第33-35页 |
| ·读写译码结构设计 | 第35-37页 |
| ·互补数据信号输入电路 | 第37-38页 |
| ·移位寄存器链的设计 | 第38-40页 |
| ·分布式存储器/移位寄存器写控制电路 | 第40-41页 |
| ·快速输出路径的设计 | 第41-42页 |
| ·可配置存储单元的设计 | 第42-46页 |
| ·可配置DFF/LATCH的设计 | 第42-43页 |
| ·可配置同步异步电路设计 | 第43-44页 |
| ·初始化值电路设计 | 第44页 |
| ·回读抓取电路设计 | 第44-46页 |
| ·进位链电路的设计 | 第46-48页 |
| ·异或门的实现 | 第46页 |
| ·进位链的实现 | 第46-48页 |
| ·其他专用MUX的设计 | 第48页 |
| ·其他专用的MUX | 第48页 |
| ·传输管、传输门、三态门作为MUX各自优缺点 | 第48页 |
| ·本章小结 | 第48-50页 |
| 第四章 速度优化、晶体管尺寸确定及版图的规划 | 第50-64页 |
| ·晶体管Elmore线性模型 | 第50页 |
| ·逻辑功效(LOGIC EFFORT)高速CMOS设计方法 | 第50-52页 |
| ·LOGIC EFFORT方法概述 | 第50-51页 |
| ·LOGIC EFFORT方法基本参数定义 | 第51-52页 |
| ·速度优化公式 | 第52页 |
| ·LOGIC EFFORT设计方法实际应用 | 第52-58页 |
| ·参考反相器的确立及Pinv,t的求解 | 第52-53页 |
| ·晶体管电容比例求解 | 第53-54页 |
| ·g值的求解 | 第54-56页 |
| ·路径优化实际应用 | 第56-58页 |
| ·尺寸的求解 | 第58页 |
| ·仿真验证与误差 | 第58-59页 |
| ·使用参数扫描确定较复杂的路径分支的晶体管尺寸 | 第59-60页 |
| ·版图规划 | 第60-63页 |
| ·本章小结 | 第63-64页 |
| 第五章 验证与仿真结果 | 第64-80页 |
| ·可编程逻辑块的验证方案的设计 | 第64-65页 |
| ·功能仿真波形及验证结果 | 第65-72页 |
| ·查找表相关功能的验证 | 第65-69页 |
| ·可配置存储器DFF/LATCH验证 | 第69-70页 |
| ·进位链电路的验证 | 第70-72页 |
| ·可编程逻辑块的静态功耗评估 | 第72-75页 |
| ·晶体管类型的选择 | 第72页 |
| ·功耗的评估 | 第72-75页 |
| ·后端仿真结果及延时数据对比 | 第75-77页 |
| ·本章小结 | 第77-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 致谢 | 第82-84页 |
| 参考文献 | 第84-86页 |
| 研究成果 | 第86-87页 |
