串行RapidIO物理层数字系统设计
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第11-15页 |
| 1.1 研究背景及意义 | 第11页 |
| 1.2 RapidIO与其他高速接口的比较 | 第11-13页 |
| 1.3 国内外研究现状 | 第13-14页 |
| 1.3.1 国外研究现状 | 第13页 |
| 1.3.2 国内研究现状 | 第13-14页 |
| 1.4 论文的主要工作以及章节安排 | 第14-15页 |
| 2 串行RapidIO协议概述 | 第15-20页 |
| 2.1 逻辑层 | 第15-17页 |
| 2.2 传输层 | 第17页 |
| 2.3 物理层 | 第17-19页 |
| 2.4 本章小结 | 第19-20页 |
| 3 串行RapidIO物理层数字系统设计 | 第20-48页 |
| 3.1 Buffer子层 | 第20-24页 |
| 3.1.1 发送Buffer设计 | 第21-22页 |
| 3.1.2 接收Buffer设计 | 第22-24页 |
| 3.2 串行协议子层 | 第24-34页 |
| 3.2.1 数据包CRC16产生及校验 | 第24-28页 |
| 3.2.2 AckID字符管理 | 第28页 |
| 3.2.3 控制符号产生及解析 | 第28-31页 |
| 3.2.4 控制符号CRC5产生及校验 | 第31-32页 |
| 3.2.5 链路初始化状态机 | 第32-33页 |
| 3.2.6 错误恢复状态机 | 第33-34页 |
| 3.2.7 重传恢复状态机 | 第34页 |
| 3.3 物理编码子层 | 第34-45页 |
| 3.3.1 空闲序列产生器 | 第35-37页 |
| 3.3.2 8B/10B编解码 | 第37-38页 |
| 3.3.3 Comma检测 | 第38-39页 |
| 3.3.4 重校时器 | 第39-42页 |
| 3.3.5 端口初始化状态机 | 第42-43页 |
| 3.3.6 通道同步状态机 | 第43-45页 |
| 3.4 内建自测试设计 | 第45-47页 |
| 3.5 本章小结 | 第47-48页 |
| 4 串行RapidIO物理层系统仿真及验证 | 第48-68页 |
| 4.1 各模块功能仿真 | 第48-57页 |
| 4.1.1 空闲序列发生器仿真结果 | 第48-49页 |
| 4.1.2 8B/10B编解码仿真结果 | 第49-50页 |
| 4.1.3 Comma检测仿真结果 | 第50-51页 |
| 4.1.4 重校时器 | 第51-52页 |
| 4.1.5 端口初始化状态机仿真结果 | 第52-53页 |
| 4.1.6 通道同步状态机仿真结果 | 第53-54页 |
| 4.1.7 CRC16校验仿真结果 | 第54-55页 |
| 4.1.8 CRC5校验仿真结果 | 第55页 |
| 4.1.9 数据包重传仿真结果 | 第55-56页 |
| 4.1.10 串行协议子层发送端数据对齐仿真结果 | 第56页 |
| 4.1.11 串行协议子层接收端数据对齐仿真结果 | 第56-57页 |
| 4.2 内建自测试环路验证 | 第57-62页 |
| 4.2.1 物理媒介子层环路仿真结果 | 第57-58页 |
| 4.2.2 物理编码子层环路仿真结果 | 第58-59页 |
| 4.2.3 串行协议子层环路仿真结果 | 第59-61页 |
| 4.2.4 物理层整体仿真结果 | 第61-62页 |
| 4.3 FPGA验证 | 第62-64页 |
| 4.3.1 物理编码子层FPGA验证结果 | 第62-63页 |
| 4.3.2 串行协议子层FPGA验证结果 | 第63页 |
| 4.3.3 物理层整体FPGA验证结果 | 第63-64页 |
| 4.4 流片及测试结果 | 第64-67页 |
| 4.4.1 版图 | 第64-65页 |
| 4.4.2 测试结果 | 第65-67页 |
| 4.5 本章小结 | 第67-68页 |
| 5 总结与展望 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第73-75页 |
| 学位论文数据集 | 第75页 |
