8ns 4M_bit高可靠性静态随机存储器
| 中文摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究背景 | 第8页 |
| ·SRAM 基础 | 第8-10页 |
| ·SRAM 介绍 | 第8-9页 |
| ·SRAM 工作原理 | 第9-10页 |
| ·SRAM 研究状况 | 第10-11页 |
| ·本论文的主要工作 | 第11-12页 |
| 第二章 4M-bit SRAM 整体结构设计 | 第12-20页 |
| ·阵列结构的设计 | 第12-14页 |
| ·读写系统电路结构的设计 | 第14页 |
| ·SRAM 的时序设计 | 第14-20页 |
| 第三章 高速译码电路的研究分析与实现 | 第20-28页 |
| ·译码电路概述 | 第20-21页 |
| ·高速译码器延迟模型的建立 | 第21-24页 |
| ·4M-bit SRAM 的译码器设计实现 | 第24-28页 |
| 第四章 存储单元的设计 | 第28-36页 |
| ·存储单元工作原理分析 | 第28-29页 |
| ·存储单元的可靠性分析 | 第29-34页 |
| ·保持稳定性 | 第29页 |
| ·读稳定性 | 第29-31页 |
| ·可写性 | 第31-32页 |
| ·读写时间 | 第32页 |
| ·静态噪声容限（SNM） | 第32-34页 |
| ·存储单元的尺寸确定与仿真 | 第34-36页 |
| 第五章 灵敏放大器及其他电路设计 | 第36-53页 |
| ·灵敏放大器设计 | 第36-47页 |
| ·简介 | 第36-38页 |
| ·运放型灵敏放大器结构 | 第38-41页 |
| ·交叉耦合型灵敏放大器结构 | 第41-43页 |
| ·实际灵敏放大器及数据通路的设计 | 第43-47页 |
| ·其他电路设计 | 第47-53页 |
| ·电压降低转换电路 | 第47-50页 |
| ·电压稳压器 | 第50-51页 |
| ·冗余电路 | 第51-53页 |
| 第六章 SRAM 的版图设计和总体仿真 | 第53-66页 |
| ·SRAM 版图设计 | 第53-63页 |
| ·电容的版图设计 | 第53-56页 |
| ·电阻的版图设计 | 第56-57页 |
| ·灵敏放大器的版图设计 | 第57-58页 |
| ·芯片的ESD 防护 | 第58-60页 |
| ·SRAM 总体电路的布图设计 | 第60-63页 |
| ·电路的整体仿真 | 第63-66页 |
| ·4M 位SRAM 总体电路 | 第63-64页 |
| ·仿真结果分析 | 第64-66页 |
| 第七章 结束语 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 攻读学位期间公开发表的论文 | 第72-73页 |
| 后记 | 第73-74页 |
