| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-15页 |
| 第一章 绪论 | 第15-18页 |
| 1.1 研究背景 | 第15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 本文的主要工作内容和结构安排 | 第16-18页 |
| 第二章 任意波形发生器关键技术研究和分析 | 第18-28页 |
| 2.1 任意波形合成的基本原理 | 第18-20页 |
| 2.1.1 DDWS直接数字波形合成技术 | 第18-19页 |
| 2.1.2 DDFS直接数字频率合成 | 第19-20页 |
| 2.2 波形合成误差分析 | 第20-21页 |
| 2.2.1 误差来源 | 第20-21页 |
| 2.2.2 预失真补偿 | 第21页 |
| 2.3 高速深存储方案的讨论 | 第21-25页 |
| 2.3.1 波形存储器的方案选择 | 第22-23页 |
| 2.3.2 DDR2 SDRAM作为波形存储器的可行性分析 | 第23-24页 |
| 2.3.3 计算机通信总线方案讨论 | 第24-25页 |
| 2.4 系统数据流分析 | 第25页 |
| 2.5 高速深存储任意波形发生器总体设计方案 | 第25-27页 |
| 2.6 本章小结 | 第27-28页 |
| 第三章 任意波形发生器硬件电路设计 | 第28-32页 |
| 3.1 DDR2 SDRAM芯片介绍 | 第28-29页 |
| 3.1.1 内存条容量及其封装 | 第28-29页 |
| 3.1.2 DDR2 SDRAM布线指导 | 第29页 |
| 3.2 PCI接口芯片PCI9054 | 第29-30页 |
| 3.3 FPGA模块介绍 | 第30-31页 |
| 3.4 异步FIFO | 第31页 |
| 3.5 本章小结 | 第31-32页 |
| 第四章 基于FPGA的DDR2 SDRAM控制器设计 | 第32-44页 |
| 4.1 DDR2 SDRAM介绍 | 第32-37页 |
| 4.1.1 DDR2 SDRAM初始化 | 第33-35页 |
| 4.1.2 DDR2 SDRAM操作及时序要求 | 第35-37页 |
| 4.2 DDR2 SDRAM控制器设计 | 第37-42页 |
| 4.2.2 初始化模块 | 第37-38页 |
| 4.2.3 主控模块 | 第38-39页 |
| 4.2.4 命令模块 | 第39-40页 |
| 4.2.5 刷新模块 | 第40-41页 |
| 4.2.6 地址发生模块 | 第41-42页 |
| 4.3 本章小结 | 第42-44页 |
| 第五章 PCI总线DMA传输功能实现 | 第44-56页 |
| 5.1 WDF驱动模型架构 | 第44-46页 |
| 5.2 DMA驱动程序准备 | 第46-48页 |
| 5.2.1 Driver Entry和Evt Driver Device Add | 第46页 |
| 5.2.2 硬件资源分配 | 第46-48页 |
| 5.3 PCI9054 DMA通道0的DMA传输 | 第48-54页 |
| 5.3.1 I/O读写请求以及I/O流 | 第48-49页 |
| 5.3.2 I/O请求队列 | 第49页 |
| 5.3.3 DMA传输对象 | 第49-51页 |
| 5.3.4 DMA传输 | 第51-53页 |
| 5.3.5 DMA中断和I/O请求完成 | 第53-54页 |
| 5.4 本章小结 | 第54-56页 |
| 第六章 系统调试与验证 | 第56-68页 |
| 6.1 线性调频雷达信号的波形数据文本准备 | 第57-60页 |
| 6.2 波形数据的DMA传输 | 第60-64页 |
| 6.2.1 驱动程序建立及安装 | 第60-62页 |
| 6.2.2 波形数据传输存储 | 第62-64页 |
| 6.3 波形数据读写过程 | 第64-67页 |
| 6.4 本章小结 | 第67-68页 |
| 第七章 总结与展望 | 第68-70页 |
| 7.1 全文总结 | 第68页 |
| 7.2 下一步工作建议 | 第68-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-74页 |
| 作者简介 | 第74-75页 |
