| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第一章 绪论 | 第11-16页 |
| ·引言 | 第11-12页 |
| ·国内外研究现状 | 第12-14页 |
| ·本文主要工作 | 第14-15页 |
| ·本论文的结构安排 | 第15-16页 |
| 第二章 研究背景 | 第16-25页 |
| ·FPGA Layout | 第16-17页 |
| ·FPGA 结构 | 第17-20页 |
| ·VPR（Versatile Place and Route） | 第20-23页 |
| ·VPR 简介 | 第20页 |
| ·VPR 架构文件 | 第20-21页 |
| ·VPR 布局布线 | 第21页 |
| ·布线资源图 | 第21-23页 |
| ·数字后端技术 | 第23-25页 |
| ·数字后端简介 | 第23页 |
| ·数字后端流程 | 第23-25页 |
| 第三章 FPGA 单元电路 | 第25-41页 |
| ·晶体管电路结构 | 第25-32页 |
| ·FPGA 互联结构 | 第25-30页 |
| ·提高栅电压 | 第26-27页 |
| ·缓冲器电路 | 第27-29页 |
| ·连接盒到逻辑块的输入引脚 | 第29-30页 |
| ·逻辑块电路单元 | 第30-32页 |
| ·RC 参数提取及延时计算 | 第32-33页 |
| ·单元电路建库 | 第33-41页 |
| ·标准单元的建库流程 | 第34页 |
| ·标准单元的版图设计规则 | 第34-38页 |
| ·标准单元的版图设计 | 第38-39页 |
| ·标准单元建立物理库 | 第39-41页 |
| 第四章 生成 TILE 网表 | 第41-52页 |
| ·Tile 化 FPGA 的结构考虑 | 第42-45页 |
| ·FPGA Tile | 第42页 |
| ·确定 Tile 边界 | 第42-43页 |
| ·Tile 化的端口限制 | 第43-45页 |
| ·FPGA 结构的选择 | 第45-49页 |
| ·逻辑块参数 | 第45-46页 |
| ·布线结构 | 第46-47页 |
| ·阵列大小 | 第47页 |
| ·布线通道设计 | 第47-48页 |
| ·连接盒的设计 | 第48页 |
| ·FPGA 参数总结 | 第48-49页 |
| ·结构化 FPGA Tile 网表 | 第49-52页 |
| ·“软核”方法的缺点分析 | 第49-50页 |
| ·本文提出的生成 Tile 网表的方法 | 第50-51页 |
| ·生成 Tile 版图 | 第51-52页 |
| 第五章 FPGA 外围电路设计 | 第52-61页 |
| ·SRAM 配置电路设计 | 第52-56页 |
| ·编程器设计 | 第52-55页 |
| ·上电问题 | 第55-56页 |
| ·电荷泵设计 | 第56-59页 |
| ·时钟树设计 | 第59-61页 |
| 第六章 总结 | 第61-63页 |
| ·本文的主要贡献 | 第61页 |
| ·下一步工作的展望 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 攻硕期间取得的研究成果 | 第67-68页 |