Verilog等价性验证系统前端的设计与实现

摘要	第1-6页
Abstract	第6-10页
第1章 绪论	第10-15页
·研究形式化验证的重要意义	第10-13页
·验证工作在电路设计中的重要意义	第10页
·传统验证方法的不足之处	第10-11页
·研究意义与研究现状	第11-13页
·课题背景及主要工作简介	第13-15页
第2章 等价性验证	第15-18页
·功能性验证方法	第15-17页
·结构性验证方法	第17-18页
第3章 VERILOG 语言编译生成中间结构	第18-30页
·正则表达式	第18页
·词法分析与语法分析	第18-22页
·词法分析程序 lex	第19-21页
·语法分析程序 yacc	第21页
·lex 与 yacc 结合使用	第21-22页
·Verilog 文件转换为中间数据结构	第22-27页
·综合与仿真	第22-23页
·Verilog 词法分析	第23-24页
·Verilog 语法分析	第24-26页
·Verilog 生成中间结构	第26-27页
·AST 进行 Elaboration 过程	第27-30页
第4章 形式模型的提取	第30-44页
·提取模型的相关背景	第30-33页
·背景简介	第30-31页
·提取模型之前的工作	第31页
·SSA 中间表示形式	第31-33页
·提取形式模型的实现	第33-40页
·Verilog 形式化语法	第34-36页
·转换为 SSA 形式	第36-38页
·SSA 的验证	第38-40页
·形式模型	第40页
·功能保持性	第40-41页
·测试结果	第41-42页
·形式模型的应用	第42页
·本章小结	第42-44页
第5章 总结与展望	第44-45页
参考文献	第45-48页
附录	第48-52页
作者简介及在学期间所取得的科研成果	第52-53页
致谢	第53页