基于FPGA的深度卷积神经网络加速研究
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 1 绪论 | 第9-15页 |
| 1.1 课题研究背景和意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 论文研究内容与结构安排 | 第12-15页 |
| 2 深度卷积神经网络的可加速特性研究 | 第15-41页 |
| 2.1 卷积神经网络基本结构研究 | 第15-24页 |
| 2.2 深度卷积神经网络并行性研究 | 第24-27页 |
| 2.3 深度卷积神经网络流水性研究 | 第27-33页 |
| 2.4 可加速特性的FPGA实现分析 | 第33-40页 |
| 2.5 本章小结 | 第40-41页 |
| 3 加速系统总体设计 | 第41-53页 |
| 3.1 系统整体架构 | 第41-42页 |
| 3.2 结构调整算法设计 | 第42-46页 |
| 3.3 FPGA加速系统设计 | 第46-50页 |
| 3.4 扩展后的FPGA系统设计 | 第50-52页 |
| 3.5 本章小结 | 第52-53页 |
| 4 FPGA加速系统的实现 | 第53-64页 |
| 4.1 卷积顺序序列化模块 | 第53-56页 |
| 4.2 池化顺序序列化模块 | 第56-58页 |
| 4.3 卷积计算模块 | 第58-60页 |
| 4.4 池化计算模块 | 第60-63页 |
| 4.5 本章小结 | 第63-64页 |
| 5 实验及结果分析 | 第64-73页 |
| 5.1 实验所用模型结构 | 第64-65页 |
| 5.2 实验平台及环境 | 第65页 |
| 5.3 功能仿真及验证 | 第65-68页 |
| 5.4 系统整体测试 | 第68-72页 |
| 5.5 本章小结 | 第72-73页 |
| 6 总结与展望 | 第73-75页 |
| 6.1 全文总结 | 第73-74页 |
| 6.2 研究展望 | 第74-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-80页 |
| 附录1 攻读硕士学位期间登记的软件著作权目录 | 第80页 |
| 附录2 攻读硕士学位期间申报的发明专利目录 | 第80页 |
