| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 引言 | 第9-19页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 人工神经网络概述 | 第10-15页 |
| 1.2.1 人工神经元模型 | 第11-12页 |
| 1.2.2 人工神经网络分类 | 第12-13页 |
| 1.2.3 人工神经网络的学习方式 | 第13-15页 |
| 1.3 人工神经网络硬件实现研究简介 | 第15-17页 |
| 1.3.1 人工神经网络实现方法 | 第15-16页 |
| 1.3.2 人工神经网络硬件实现研究现状 | 第16-17页 |
| 1.4 论文研究意义 | 第17-18页 |
| 1.5 论文结构 | 第18页 |
| 1.6 本章小结 | 第18-19页 |
| 第2章 SOM神经网络模型 | 第19-27页 |
| 2.1 自组织神经网络 | 第19-20页 |
| 2.2 SOM神经网络 | 第20-26页 |
| 2.2.1 网络结构 | 第20-21页 |
| 2.2.2 学习原理 | 第21-24页 |
| 2.2.3 学习算法 | 第24-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第3章 基于FPGA的SOM神经网络硬件实现 | 第27-50页 |
| 3.1 模块划分 | 第27-28页 |
| 3.2 各模块的描述 | 第28-46页 |
| 3.2.1 学习模块 | 第29-33页 |
| 3.2.2 数据处理模块 | 第33-37页 |
| 3.2.3 距离计算模块 | 第37-43页 |
| 3.2.4 获胜神经元计算模块 | 第43-45页 |
| 3.2.5 显示模块 | 第45-46页 |
| 3.3 网络的模块化实现 | 第46-47页 |
| 3.4 可配置功能的实现 | 第47-48页 |
| 3.5 本章小结 | 第48-50页 |
| 第4章 硬件SOM神经网络功能性能测试 | 第50-72页 |
| 4.1 测试系统结构 | 第50页 |
| 4.2 测试系统介绍 | 第50-58页 |
| 4.2.1 上位机界面设计 | 第50-55页 |
| 4.2.2 下位机功能设计 | 第55-57页 |
| 4.2.3 系统运行流程 | 第57-58页 |
| 4.3 硬件网络功能测试 | 第58-69页 |
| 4.3.1 加噪比例对识别结果的影响 | 第59-62页 |
| 4.3.2 输入样本对识别结果的影响 | 第62-64页 |
| 4.3.3 并行程度对识别结果与逻辑资源占用的影响 | 第64-65页 |
| 4.3.4 数据格式对识别结果与逻辑资源占用的影响 | 第65-66页 |
| 4.3.5 竞争层规模对识别结果与逻辑资源占用的影响 | 第66-67页 |
| 4.3.6 输入模式对识别结果与逻辑资源占用的影响 | 第67-69页 |
| 4.4 性能测试 | 第69-71页 |
| 4.5 本章小结 | 第71-72页 |
| 第5章 结论与展望 | 第72-73页 |
| 5.1 结论 | 第72页 |
| 5.2 展望 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 致谢 | 第76-77页 |
| 在学期间公开发表论文及著作情况 | 第77页 |
