基于FPGA的网络加密卡研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景 | 第8-9页 |
| 1.2 研究的目的和意义 | 第9-10页 |
| 1.3 国内外研究现状 | 第10-12页 |
| 1.4 主要研究内容结构安排 | 第12-14页 |
| 第2章 相关基本理论 | 第14-27页 |
| 2.1 密码技术基础 | 第14-19页 |
| 2.1.1 有限域GF(2~8)中的运算 | 第14-17页 |
| 2.1.2 对称密码算法和非对称密码算法 | 第17-19页 |
| 2.2 网络协议 | 第19-22页 |
| 2.2.1 协议封装 | 第19-20页 |
| 2.2.2 TCP/IP 帧格式 | 第20-22页 |
| 2.3 PCIE 协议 | 第22-25页 |
| 2.4 流水线 | 第25页 |
| 2.5 本章小结 | 第25-27页 |
| 第3章 数据加密算法实现 | 第27-44页 |
| 3.1 AES 算法 | 第27-30页 |
| 3.1.1 算法描述 | 第27-28页 |
| 3.1.2 算法加解密结构 | 第28-30页 |
| 3.2 AES 算法加密模块实现 | 第30-35页 |
| 3.2.1 AES 算法加密模块顶层模块设计 | 第30页 |
| 3.2.2 S 盒子模块设计 | 第30-33页 |
| 3.2.3 行移位子模块设计 | 第33页 |
| 3.2.4 列混合子模块 | 第33-35页 |
| 3.2.5 密钥加子模块设计 | 第35页 |
| 3.3 密钥扩展算法模块设计 | 第35-40页 |
| 3.4 AES 算法解密模块设计 | 第40-42页 |
| 3.5 本章小结 | 第42-44页 |
| 第4章 AES算法实现在网络加密卡上的应用 | 第44-59页 |
| 4.1 网卡的结构与功能及发展方向 | 第44-45页 |
| 4.2 FPGA 硬件开发 | 第45-48页 |
| 4.2.1 Virtex-6 系列 FPGA | 第45页 |
| 4.2.2 FPGA 开发流程 | 第45-48页 |
| 4.2.3 论文中选择的开发工具 | 第48页 |
| 4.3 基于 FPGA 的网络加密卡原型设计 | 第48-58页 |
| 4.3.1 总体设计 | 第48-49页 |
| 4.3.2 AES 算法实现方案及改进设计方案 | 第49-53页 |
| 4.3.3 加密卡控制逻辑设计 | 第53-55页 |
| 4.3.4 主机接口设计 | 第55-57页 |
| 4.3.5 密钥交换方案设计 | 第57-58页 |
| 4.3.6 帧结构设计 | 第58页 |
| 4.4 本章小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-65页 |
| 致谢 | 第65页 |
