| 致谢 | 第4-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 1 绪论 | 第12-16页 |
| 1.1 课题研究背景 | 第12-13页 |
| 1.1.1 片上Flash | 第12页 |
| 1.1.2 片上Flash控制器 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 主要研究内容 | 第14-15页 |
| 1.4 本文章节安排 | 第15-16页 |
| 2 Flash存储器与SoC设计方法 | 第16-26页 |
| 2.1 Flash的发展与原理 | 第16-17页 |
| 2.1.1 Flash的发展 | 第16页 |
| 2.1.2 Flash的工作原理与分类 | 第16-17页 |
| 2.2 片上Flash时序介绍 | 第17-21页 |
| 2.3 SoC设计方法 | 第21-25页 |
| 2.3.1 IP设计流程 | 第22-23页 |
| 2.3.2 片上总线协议 | 第23-25页 |
| 2.4 本章小结 | 第25-26页 |
| 3 片上Flash加速控制器 | 第26-37页 |
| 3.1 控制器架构 | 第26-27页 |
| 3.2 Flash擦写模块 | 第27-29页 |
| 3.3 Flash控制逻辑模块 | 第29-33页 |
| 3.3.1 Flash读取相关的状态机 | 第29-30页 |
| 3.3.2 Flash擦写相关的状态机 | 第30-31页 |
| 3.3.3 低频下的快读技术 | 第31-33页 |
| 3.4 可测试性考虑 | 第33-34页 |
| 3.5 低功耗考虑 | 第34-36页 |
| 3.6 本章小结 | 第36-37页 |
| 4 加速模块硬件设计 | 第37-49页 |
| 4.1 加速模块整体方案架构 | 第37-38页 |
| 4.2 高速缓存方案 | 第38-42页 |
| 4.2.1 缓存原理 | 第38页 |
| 4.2.2 缓存硬件优化技术 | 第38-41页 |
| 4.2.3 高速缓存硬件实现 | 第41-42页 |
| 4.3 预取缓存方案 | 第42-48页 |
| 4.3.1 位宽扩展技术 | 第43页 |
| 4.3.2 预取技术 | 第43-45页 |
| 4.3.3 分支缓存技术 | 第45-47页 |
| 4.3.4 预取缓存硬件实现 | 第47-48页 |
| 4.4 本章小结 | 第48-49页 |
| 5 加速方案软件优化 | 第49-55页 |
| 5.1 缓存锁定区域的确定流程 | 第49-51页 |
| 5.2 加速方案的切换机制 | 第51-54页 |
| 5.2.1 静态切换 | 第51-52页 |
| 5.2.2 自适应动态切换 | 第52-54页 |
| 5.3 本章小结 | 第54-55页 |
| 6 验证平台与实验结果 | 第55-66页 |
| 6.1 验证平台与环境 | 第55-56页 |
| 6.2 基本功能验证 | 第56-58页 |
| 6.3 读取性能分析 | 第58-62页 |
| 6.3.1 基本读取以及低频快读技术性能分析 | 第59页 |
| 6.3.2 高频加速性能结果分析 | 第59-62页 |
| 6.4 综合结果及分析 | 第62-65页 |
| 6.4.1 功耗测试结果 | 第62-65页 |
| 6.4.2 面积测试结果 | 第65页 |
| 6.5 本章小结 | 第65-66页 |
| 7 片上Flash加速控制器的SoC实例 | 第66-74页 |
| 7.1 系统架构 | 第66页 |
| 7.2 模块说明 | 第66-67页 |
| 7.3 存储地址空间分配 | 第67-68页 |
| 7.4 功耗管理单元 | 第68-69页 |
| 7.5 片上Flash控制器的寄存器描述及操作流程 | 第69-72页 |
| 7.5.1 控制器的寄存器描述 | 第69-70页 |
| 7.5.2 控制器的操作流程 | 第70-72页 |
| 7.6 物理版图实现 | 第72-73页 |
| 7.7 本章小结 | 第73-74页 |
| 8 总结与展望 | 第74-76页 |
| 参考文献 | 第76-79页 |
| 作者简历及在学期间所取得的科研成果 | 第79页 |