基于FPGA的超高分辨率视频信号处理系统的研究及实现
| 摘要 | 第1-6页 |
| Abstract | 第6-13页 |
| 第一章 绪论 | 第13-18页 |
| ·课题背景和意义 | 第13-14页 |
| ·国内外研究现状 | 第14-16页 |
| ·主要工作 | 第16-17页 |
| ·本文的组织架构 | 第17-18页 |
| 第二章 系统设计 | 第18-27页 |
| ·PCI Express 总线概述 | 第18-19页 |
| ·规格描述 | 第19页 |
| ·系统架构设计 | 第19-25页 |
| ·本章小结 | 第25-27页 |
| 第三章 输入接口 | 第27-30页 |
| ·DVI 视频标准概述 | 第27-28页 |
| ·并行RGB 信号传输概述 | 第28页 |
| ·器件选型 | 第28-29页 |
| ·PCB 布线注意 | 第29页 |
| ·本章小结 | 第29-30页 |
| 第四章 预处理 | 第30-48页 |
| ·Virtex-5 LXT FPGA 概述 | 第30-31页 |
| ·VESA 标准概述 | 第31-34页 |
| ·视频数据分块提取 | 第34-39页 |
| ·同步极性归一化 | 第35-36页 |
| ·分辨率检测 | 第36-37页 |
| ·有效数据提取 | 第37-39页 |
| ·DDR2 器件选型 | 第39-41页 |
| ·DDR2 容量预算 | 第39页 |
| ·DDR2 带宽预算 | 第39-40页 |
| ·DDR2 器件选型 | 第40-41页 |
| ·视频数据帧率转换 | 第41-47页 |
| ·算法研究 | 第41-43页 |
| ·仲裁 | 第43-46页 |
| ·IFIFO 读写控制 | 第46页 |
| ·OFIFO 读写控制 | 第46-47页 |
| ·DDR2 控制器 | 第47页 |
| ·本章小结 | 第47-48页 |
| 第五章 串行化传输 | 第48-59页 |
| ·SerDes 概述 | 第48-49页 |
| ·GTP 发送器概述 | 第49-54页 |
| ·FPGA 发射器接口 | 第50-51页 |
| ·配置8b/10b 编码 | 第51-52页 |
| ·伪随机序列发生器 | 第52页 |
| ·并行输入串行输出 | 第52-53页 |
| ·配置发送器驱动 | 第53-54页 |
| ·视频流编码 | 第54-57页 |
| ·视频数据编码 | 第55-57页 |
| ·视频数据拆分 | 第57页 |
| ·本章小结 | 第57-59页 |
| 第六章 视频后处理 | 第59-63页 |
| ·解串行化 | 第59-61页 |
| ·GTP 接收器概述 | 第59页 |
| ·视频流解码 | 第59-61页 |
| ·透明叠加输出 | 第61-62页 |
| ·同步信号产生 | 第61-62页 |
| ·数据流处理 | 第62页 |
| ·本章小结 | 第62-63页 |
| 第七章 输出接口 | 第63-65页 |
| ·器件选型 | 第63-64页 |
| ·本章小结 | 第64-65页 |
| 第八章 系统调试验证 | 第65-70页 |
| ·FPGA 在线升级调试 | 第65-66页 |
| ·FPGA1 逻辑功能调试 | 第66页 |
| ·超高清视频流显示调试 | 第66-68页 |
| ·开窗显示验证 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 结论 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 附录 | 第73-75页 |
| 攻读硕士学位期间取得的研究成果 | 第75-76页 |
| 致谢 | 第76-77页 |
| 附件 | 第77页 |
